在微控制器单元和主处理器之间通信的电子设备及其方法技术

本发明专利技术涉及在微控制器单元和主处理器之间通信的电子设备及其方法。一种电子设备可包括：均可在活动状态和非活动状态之间切换的系统时钟、串行外围接口(SPI)时钟和主接口，耦合至系统时钟的串行控制器以及存储器。从属控制器可基于来自主处理器的事务请求而生成请求活动信号并且致使系统时钟、SPI时钟和主接口中的每个进入活动状态，将请求数据存储在存储器中，并且基于被存储的请求数据将主接口切换至非活动状态。串行桥控制器可基于请求活动信号处理请求，以及基于被处理的请求生成请求完成信号。从属控制器可基于请求完成信号而将系统时钟切换至非活动状态。SPI时钟可基于请求完成信号而被切换至非活动状态。

【技术实现步骤摘要】

本专利技术涉及电子领域，更特别地涉及串行外围接口(SPI)通信设备和相关方法。
技术介绍
处理器可通过接口或总线与外围设备通信。例如，主处理器可通过外围设备接口总线与基于微控制器的设备通信。外围接口总线的示例是串行外围接口(SPI)总线。SPI总线是用于较短距离通信的同步串行通信设备。例如，SPI总线可以用于与传感器、存储卡、和/或嵌入系统通信。然而，在一些应用中，例如对于成组数据(burst data)，使用SPI总线，数据传送控制可能变得越来越困难。此外，由于可能包括SPI设备的更多的电子设备是便携式并且例如由电池供电，电子设备的功率消耗可能特别受关注。
技术实现思路
一种用于在微控制器单元(MCU)和主处理器之间通信的电子设备可包括：系统时钟，被配置成能在活动状态和非活动状态之间切换；和串行外围接口(SPI)时钟，被配置成能在活动状态和非活动状态之间切换。电子设备还可包括串行桥控制器，被耦合至所述系统时钟；串行总线存储器，被耦合至所述SPI时钟；和主串行接口，被耦合至所述串行总线存储器并且被配置成能在活动状态和非活动状态之间切换。SPI从属控制器可被耦合至所述串行总线存储器、所述主串行接口和所述SPI时钟。SPI从属控制器被配置成：基于来自所述主处理器的用于事务的请求而生成请求活动信号，所述请求活动信号致使
所述系统时钟、所述SPI时钟和所述主串行接口中的每个进入所述活动状态，基于所述请求活动信号，将对应于来自所述主处理器到所述MCU的用于所述事务的请求的数据存储在所述串行总线存储器中，以及基于对应于被存储的用于所述事务的请求的数据将所述主串行接口切换至所述非活动状态。所述串行桥控制器可被配置成：基于所述请求活动信号处理用于所述事务的请求，以及基于被处理的用于所述事务的请求生成请求完成信号。所述SPI从属控制器可被配置成基于所述请求完成信号而将所述系统时钟切换至所述非活动状态。所述SPI时钟可基于所述请求完成信号而被切换至所述非活动状态。因此，电子设备可例如通过减小功率消耗并且提供对在主设备和MCU之间的通信效率的增强管理而增大使用SPI总线的通信效率。时钟可例如基于没有来自所述主处理器的用于事务的进一步请求而被切换至所述非活动状态。所述串行桥控制器可包括耦合在一起的多个时序逻辑电路并且被配置成基于所述请求活动信号和所述系统时钟而生成所述请求完成信号。串行桥控制器可包括延迟电路装置，被配置成与所述SPI从属控制器协作以延迟将所述系统时钟切换至所述非活动状态。所述延迟电路装置可例如包括系统时钟分频器和与其耦合的延迟计数器。所述系统时钟分频器可例如包括X分频(divide by X)系统时钟分频器，其中X是按照系统时钟周期将系统时钟切换至非活动状态的延迟。所述延迟电路装置可被配置成以大于所述系统时钟的两个时钟周期的延迟来延迟将所述系统时钟切换至所述非活动状态。所述SPI从属控制器可包括耦合在一起的多个时序逻辑电路。所述串行桥控制器可被配置成例如基于读取来自所述串行总线存储器的用于所述事务的请求而处理用于所述事务的请求。方法方面涉及一种用于在微控制器单元(MCU)和主处理器之间通信的方法。所述方法包括：使用耦合至串行总线存储器、主串行接口和SPI时钟的串行外围接口(SPI)从属控制器以基于来自所述主处理器的用于事务的请求而生成请求活动信号，其中所述SPI时钟被
耦合至所述串行总线存储器。所述请求活动信号致使耦合至串行桥控制器的系统时钟、所述SPI时钟和所述主串行接口中的每个进入活动状态。使用SPI从属控制器以基于所述请求活动信号，将对应于来自所述主处理器到所述MCU的用于所述事务的请求的数据存储在所述串行总线存储器中，以及基于对应于被存储的用于所述事务的请求的数据将所述主串行接口切换至所述非活动状态。使用所述串行桥控制器以基于所述请求活动信号处理用于所述事务的请求，以及基于被处理的用于所述事务的请求生成请求完成信号。所述SPI从属控制器还被用于基于所述请求完成信号而将所述系统时钟切换至所述非活动状态。所述SPI时钟可基于所述请求完成信号而被切换至所述非活动状态。附图说明图1是根据本专利技术的实施例的电子设备的示意框图。图2是图1的SPI从属控制器的一部分的示意性电路图。图3是图1的串行桥控制器的一部分的示意性电路图。图4是图1的串行桥控制器的另一部分的示意性电路图。图5是图1的串行桥控制器的另一部分的示意性电路图。具体实施方式现在下面将参照附图更全面的说明本专利技术，其中示出本专利技术的优选实施例。然而，本专利技术可以实现成多种形式，并且不应当解释为限制为这里所述的实施例。反而，这些实施例被提供使得本公开可以更透彻和完整，并且将本专利技术的范围全面地传递给本领域的普通技术人员。贯穿其中相似的附图标记表示相似的元件。首先参照图1，用于在微控制器单元(MCU)40和主处理器70之间通信的电子设备10图示性地包括被配置成可在活动状态和非活动状态之间切换的系统时钟11和也被配置成可在活动状态和非活动状态之间切换的串行外围接口(SPI)时钟12。系统时钟11在没有活
动时是断开或关闭的，如本领域的普通技术人员所理解的并且如下将进一步说明的。电子设备10还包括耦合至系统时钟11的串行桥控制器20。串行总线存储器15、例如串行总线寄存器被耦合至SPI时钟12。主串行接口80被耦合至串行总线存储器15。主串行接口80被配置成可以在活动状态和非活动状态之间切换。电子设备10还包括耦合至串行总线存储器15、主串行接口80和SPI时钟12的SPI从属控制器100。SPI从属控制器被配置成基于来自主处理器70的用于事务的请求而生成请求活动信号。请求活动信号导致系统时钟11、SPI时钟12和主串行接口80中的每个进入活动状态。SPI从属控制器还被配置成基于请求活动信号将对应于来自来自主处理器70到MCU 40的用于事务的请求的数据存储到串行总线存储器15中，并且基于对应于被存储的用于事务的请求的数据将主串行接口80切换至非活动状态。串行桥控制器20被配置成基于请求活动信号处理用于事务的请求，并且基于被处理的用于事务的请求而生成请求完成信号。SPI从属控制器100被配置成基于请求完成信号将系统时钟11切换成非活动状态。SPI时钟12还基于请求完成信号被切换成非活动状态。图示性地，串行桥控制器20通过存储器接口30与MCU 40对接，存储器接口30被耦合至MCU、存储器50和控制和状态电路装置60。MCU 40可以例如是8051MCU。存储器50在一个示例性实施例中可以包括多个存储器或存储块，包括12KB EEPROM、32KB ROM和256字节DPRAM。当然，存储器50可以包括其他和/或附加的存储器或存储块。控制和状态电路装置60可以包括模拟-数字转换器(ADC)电路装置，包括控制、状态和ADC转换结果数据。SPI从属控制器100和串行总线存储器15基于SPI时钟12操作。其余块基于系统时钟11操作。系统时钟11在没有活动时关闭。如将在下面进一步详细说明的，如果主处理器70例如不发起SPI
事务，则主串行接口80是空闲或非活动，SPI时钟12非活动，并且系统时钟11也是非活动。这可以减小功率消本文档来自技高网...

【技术保护点】
一种用于在微控制器单元(MCU)和主处理器之间通信的电子设备，所述电子设备包括：系统时钟，被配置成能在活动状态和非活动状态之间切换；SPI时钟，被配置成能在活动状态和非活动状态之间切换；串行桥控制器，被耦合至所述系统时钟；串行总线存储器，被耦合至所述SPI时钟；主串行接口，被耦合至所述串行总线存储器并且被配置成能在活动状态和非活动状态之间切换；以及SPI从属控制器，被耦合至所述串行总线存储器、所述主串行接口和所述SPI时钟，并且被配置成基于来自所述主处理器的用于事务的请求而生成请求活动信号，所述请求活动信号致使所述系统时钟、所述SPI时钟和所述主串行接口中的每个进入所述活动状态，基于所述请求活动信号，将对应于来自所述主处理器到所述MCU的用于所述事务的请求的数据存储在所述串行总线存储器中，以及基于对应于被存储的用于所述事务的请求的数据将所述主串行接口切换至所述非活动状态；所述串行桥控制器被配置成：基于所述请求活动信号处理用于所述事务的请求，以及基于被处理的用于所述事务的请求生成请求完成信号；所述SPI从属控制器被配置成基于所述请求完成信号而将所述系统时钟切换至所述非活动状态；所述SPI时钟基于所述请求完成信号而被切换至所述非活动状态。...

【技术特征摘要】
2015.02.18 US 14/625,1961.一种用于在微控制器单元(MCU)和主处理器之间通信的电子设备，所述电子设备包括：系统时钟，被配置成能在活动状态和非活动状态之间切换；SPI时钟，被配置成能在活动状态和非活动状态之间切换；串行桥控制器，被耦合至所述系统时钟；串行总线存储器，被耦合至所述SPI时钟；主串行接口，被耦合至所述串行总线存储器并且被配置成能在活动状态和非活动状态之间切换；以及SPI从属控制器，被耦合至所述串行总线存储器、所述主串行接口和所述SPI时钟，并且被配置成基于来自所述主处理器的用于事务的请求而生成请求活动信号，所述请求活动信号致使所述系统时钟、所述SPI时钟和所述主串行接口中的每个进入所述活动状态，基于所述请求活动信号，将对应于来自所述主处理器到所述MCU的用于所述事务的请求的数据存储在所述串行总线存储器中，以及基于对应于被存储的用于所述事务的请求的数据将所述主串行接口切换至所述非活动状态；所述串行桥控制器被配置成：基于所述请求活动信号处理用于所述事务的请求，以及基于被处理的用于所述事务的请求生成请求完成信号；所述SPI从属控制器被配置成基于所述请求完成信号而将所述系统时钟切换至所述非活动状态；所述SPI时钟基于所述请求完成信号而被切换至所述非活动状态。2.根据权利要求1所述的电子设备，其中所述SPI时钟基于没有来自所述主处理器的用于事务的进一步请求而被切换至所述非活
\t动状态。3.根据权利要求1所述的电子设备，其中所述串行桥控制器包括耦合在一起的多个时序逻辑电路并且被配置成基于所述请求活动信号和所述系统时钟而生成所述请求完成信号。4.根据权利要求1所述的电子设备，其中所述串行桥控制器包括延迟电路装置，被配置成与所述SPI从属控制器协作以延迟将所述系统时钟切换至所述非活动状态。5.根据权利要求4所述的电子设备，其中所述延迟电路装置包括系统时钟分频器和与其耦合的延迟计数器。6.根据权利要求5所述的电子设备，其中所述系统时钟分频器包括X分频系统时钟分频器，其中X是按照系统时钟周期将系统时钟切换至非活动状态的延迟。7.根据权利要求4所述的电子设备，其中所述延迟电路装置被配置成以大于所述系统时钟的两个时钟周期的延迟来延迟将所述系统时钟切换至所述非活动状态。8.根据权利要求1所述的电子设备，其中所述SPI从属控制器包括耦合在一起的多个时序逻辑电路。9.根据权利要求1所述的电子设备，其中所述串行桥控制器被配置成基于读取来自所述串行总线存储器的用于所述事务的请求而处理用于所述事务的请求。10.一种用于在微控制器单元(MCU)和主处理器之间通信的电子设备，所述电子设备包括：系统时钟，被配置成能在活动状态和非活动状态之间切换；SPI时钟，被配置成能在活动状态和非活动状态之间切换；串行桥控制器，被耦合至所述系统时钟；串行总线存储器，被耦合至所述SPI时钟；主串行接口，被耦合至所述串行总线存储器并且被配置成能在活动状态和非活动状态之间切换；以及SPI从属控制器，被耦合至所述串行总线存储器、所述主串行接
\t口和所述SPI时钟，并且被配置成基于来自所述主处理器的用于事务的请求而生成请求活动信号，所述请求活动信号...

【专利技术属性】
技术研发人员：B·邓，
申请(专利权)人：意法半导体公司，
类型：发明
国别省市：美国;US