本发明专利技术提出了一种具有应变结构的VDMOS器件及其制备方法，该VDMOS器件包括漏区、漂移区、重掺杂区、轻掺杂区、源区、JFET区、栅介质、栅极、绝缘应变层、隔离介质和金属通孔，本发明专利技术的VDMOS器件通过在器件表面覆盖一层绝缘应变层，由于该绝缘应变层与半导体材料的晶格不匹配，将在半导体表面引入应力，进而改变半导体表面的晶格常数，使得载流子迁移率增加，导通电阻降低。本发明专利技术的制备方法通过覆盖绝缘应变层的方法向半导体中引入应变，避免了采用外延技术所必须的高温过程，同时采用本发明专利技术的制备方法制作的VDMOS晶体管也可在后续工艺中采用高温过程。
【技术实现步骤摘要】
本专利技术涉及半导体设计及制造
，特别涉及一种具有应变结构的 VDMOS(vertical double diffusion Metal-Oxide-Semiconductor field effect transistor，垂直双扩散金属氧化物半导体场效应晶体管)器件及其制备方法。
技术介绍
VDMOS器件是一种广泛应用于功率电子
的晶体管，其在很多情况下作为一种开关器件应用于开关电源中。作为一种功率电子器件，其最重要指标之一就是导通电阻。对于VDMOS器件，根据其器件结构，导通电阻一般由接触电阻、源区电阻、沟道电阻、 JFET(Junction field effect transistor，结型场效应晶体管)区电阻、漂移区电阻和漏区电阻6部分组成。对于一般的VDMOS器件，接触电阻，源区电阻和漏区电阻很小，导通电阻的主要部分是沟道电阻、JFET区电阻以及漂移区电阻。降低这几部分电阻，可以通过改变器件的设计参数来实现，如减小漂移区厚度，增多漂移区掺杂浓度等，但是这样会影响器件的击穿电压。在不影响器件击穿电压的情况下减小器件的导通电阻是VDMOS器件设计的重要课题。采用应变技术是解决这一问题的有效途径。众所周知，应变硅技术已经在深亚微米半导体器件制造中得到了广泛的应用，其原理就是通过在沟道晶格中施加应力，使得沟道晶格产生应变，从而提高了载流子在沟道中的迁移率，进而使得沟道电阻降低。如今，应变硅技术也已经被引入到功率半导体器件的领域。以下是应变硅技术应用于功率半导体器件的相关专利公开号为2004173846A1，名称为具有应变结构的扩散MOS器件的美国专利；公开号为2008048257A1，名称为应变半导体功率器件与制造方法的美国专利；公开号为101789448A，名称为基于应变硅技术的P沟VDMOS器件的中国专利。以上几篇专利的内容均是通过外延技术在器件的导电通路的部分或全部生长应变半导体层，进而使器件产生应变来降低器件的导通电阻。但是，采用外延技术生长应变半导体层也存在一些局限。由于制作VDMOS器件是由扩散形成沟道，其扩散过程需要较长的时间和较高的温度。因此，如果采用先形成应变层，再扩散形成沟道的方式，容易使之前形成的应变层弛豫。如果采用先扩散形成沟道，再外延应变层的方法，由于外延的温度也很高，杂质将会向外延层中扩散， 外延后形成的杂质分布比较难控制。
技术实现思路
本专利技术旨在至少解决现有技术中存在的技术问题，特别创新地提出了一种具有应变结构的VDMOS器件及其制备方法。为了实现本专利技术的上述目的，根据本专利技术的第一个方面，本专利技术提供了一种具有应变结构的VDMOS器件，其包括半导体材料，在所述半导体材料上形成有漏区10、漂移区 11、重掺杂区12、轻掺杂区13、源区14和JFET区19 ；栅介质20及其上形成的栅极21，所述栅介质20和栅极21形成在所述半导体材料之上；绝缘应变层22，所述绝缘应变层22形成在所述栅介质20和栅极21之上，所述绝缘应变层22的晶格与其下方的半导体材料不匹配，能够在其下方的半导体材料中引入应力；隔离介质23，所述隔离介质23形成在所述绝缘应变层22之上；金属通孔24，所述金属通孔M贯通至所述半导体材料表面，在所述金属通孔M内形成有源区电极，所述源区电极与所述源区14接触。本专利技术的具有应变结构的VDMOS器件通过在器件表面覆盖一层绝缘应变层22，由于该绝缘应变层22与半导体材料的晶格不匹配，将在半导体表面引入应力，进而改变半导体表面的晶格常数，使得载流子迁移率增加，导通电阻降低。为了实现本专利技术的上述目的，根据本专利技术的第二个方面，本专利技术提供了一种制备具有应变结构的VDMOS器件的方法，其包括如下步骤Sl 提供衬底，所述衬底为重掺杂，用于形成所述VDMOS器件的漏区10 ；S2:在所述衬底上外延形成外延层，所述外延层的掺杂类型与所述衬底相同，所述外延层为轻掺杂，用于形成所述VDMOS器件的漂移区11 ；S3:光刻，在掩膜掩蔽的情况下进行离子注入，注入类型与外延层相反，并扩散形成重掺杂区12 ；S4:光刻，在掩膜掩蔽的情况下进行离子注入，注入类型与外延层相反，并扩散形成轻掺杂区13 ；S5:光刻，在掩膜掩蔽的情况下进行离子注入，注入类型与外延层相同，并扩散形成源区14 ；S6:生长栅介质层20;S7:淀积形成栅极21;S8 刻蚀栅介质层20，仅保留栅极下方的栅介质；S9 淀积形成绝缘应变层22 ；SlO 淀积形成隔离介质层23 ；SlO 光刻，刻蚀形成金属通孔M。本专利技术的制备方法通过覆盖绝缘应变层向半导体中弓丨入应变，避免了采用外延技术所必须的高温过程，同时采用本专利技术的制备方法制作的VDMOS晶体管也可在后续工艺中采用高温过程。本专利技术的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本专利技术的实践了解到。附图说明本专利技术的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中图1是本专利技术第一种优选实施例的具有应变结构的VDMOS器件的结构示意图2是本专利技术第二种优选实施例的具有应变结构的VDMOS器件的结构示意图3是图1中所示VDMOS器件在覆盖绝缘应变层之前的结构示意图4是本专利技术的VDMOS器件在部分区域覆盖绝缘应变层的结构示意图。附图标记10漏区；11漂移区；12重掺杂区；13轻掺杂区；14源区；19JFET区；20栅介质；21栅极；22绝缘应变层；23隔离介质；24金属通孔。具体实施方式下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能理解为对本专利技术的限制。在本专利技术的描述中，需要理解的是，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、 “左”、“右”、“竖直”、“水平”、“顶”、“底” “内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。在本专利技术的描述中，除非另有规定和限定，需要说明的是，术语“安装”、“相连”、 “连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。图1是本专利技术第一种优选实施例的具有应变结构的VDMOS器件的结构示意图， 图中仅仅是示意的给出了各区域的尺寸，具体的尺寸可以根据器件参数的要求进行设计。 从图1中可见，该具有应变结构的VDMOS器件包括半导体材料，该半导体材料可以是制备 VDMOS器件的任何半导体材料，具体可以是但不限于硅、锗、锗化硅、碳化硅、砷化镓。在该半导体材料上形成有漏区10、漂移区11、重掺杂区12、轻掺杂区13、源区14和JFET区19，其中，漏区10为重掺杂；漂移区11轻掺杂，其掺杂类型与漏区10相同；重掺杂区12和轻掺杂区13的掺杂类型与漏区10相反；源区14的掺杂类型与漏区10相同。图1中所示是制作 η型沟道VD本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：万欣，周伟松，梁仁荣，刘道广，许军，
申请(专利权)人：清华大学，
类型：发明
国别省市：
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