本发明专利技术公开了一种低功耗短脉冲产生电路及低功耗脉冲型D触发器，特点是低功耗短脉冲产生电路包括第一PMOS管、第一NMOS管、第一与非门和第一反相器，低功耗脉冲型D触发器包括低功耗短脉冲产生电路、输入反相电路、钟控CMOS逻辑D锁存器单元和输出反相电路；优点是在不影响电路性能的情况下，电路的晶体管数量少，结构更简单，有效地降低了电路功耗。
【技术实现步骤摘要】
本专利技术涉及一种短脉冲产生电路，尤其是涉及一种低功耗短脉冲产生电路及低功耗脉冲型D触发器。
技术介绍
近几十年来，便携式电子设备在消费电子、医学设备及工业仪器等领域的应用日益广泛，集成电路作为便携式电子设备中的核心部分得到了飞速发展。以往集成电路设计中，芯片的工作速率以及面积是设计者考虑的主要因素，功耗问题常被忽略。随着半导体制造业的不断发展，电路的集成密度和工作频率逐渐提高的同时，芯片的动态功耗和漏功耗也在不断增大(见文献 Malay Ranjan Tripathy, "Nano CMOS”，Journal of Scientific Review, vol. l，no. l，pp. 19-23，2009.)。集成电路工艺特征尺寸已经进入了纳米级时代后， 功耗问题日益严重，成为集成电路继续发展的瓶颈。目前，短脉冲产生电路技术广泛应用于脉冲型触发器和各类集成电路中。图1为短脉冲产生电路示意图。Shinichi Kozu, Masayuki Daito, Yukinori Suglyama 等人提出了一种与门结构的短脉冲产生电路，通过使与门的两个输入端时钟信号和互补时钟信号在很短的时间内同时为高电平，从而产生短脉冲信号，与门输出端级联多个反相器，虽然可以获得足够延时的互补时钟信号，但是也增加了电路晶体管的数量及电路的功耗。如图2所示，该短脉冲产生电路由一个PMOS管、一个NMOS管、一个与门及两个反相器组成，其中所述的与门是由一个与非门和一个反相器组成，所述的与非门由两个PMOS管和两个NMOS管组成，所述的两个PMOS管和两个NMOS管均为标准工艺下最小沟道长度的晶体管，但是基于这种结构的与非门的短脉冲产生电路需要通过用到多个反相器，来产生足够脉宽的短脉冲信号，反相器的增加导致电路晶体管数量的增加，从而引起电路功耗的增大。
技术实现思路
本专利技术所要解决的技术问题是提供一种在不影响电路性能的情况下，有效降低电路功耗的低功耗短脉冲产生电路及低功耗脉冲型D触发器。本专利技术解决上述技术问题所采用的技术方案为一种低功耗短脉冲产生电路，包括第一 PMOS管、第一 NMOS管、第一与非门和第一反相器，所述的第一 PMOS管的源极与电源正端相连接，所述的第一与非门的第一信号输入端、所述的第一 PMOS管的漏极及所述的第一 NMOS管的漏极三者相连接，所述的第一与非门的第二信号输入端与所述的第一 PMOS管的栅极相连接，所述的第一 NMOS管的源极接地，所述的第一与非门的信号输出端、所述的第一反相器的信号输入端及互补脉冲信号输出端三者相连接，所述的第一反相器的信号输出端、所述的第一 NMOS管的栅极及所述的脉冲信号输出端三者相连接，所述的第一 PMOS管的栅极与时钟信号相连接。所述的第一与非门由第二 PMOS管、第三PMOS管、第二 NMOS管及第三NMOS管组成，所述的第二 PMOS管的源极、所述的第三PMOS管的源极均与电源正端相连接，所述的第二 PMOS管的漏极、所述的第三PMOS管的漏极、所述的第二 NMOS管的漏极及所述的互补脉冲信号输出端四者相连接，所述的第二 NMOS管的源极与所述的第三NMOS管的漏极相连接， 所述的第三NMOS管的源极接地，所述的第三PMOS管的栅极、所述的第三NMOS管的栅极均为所述的第一与非门的第一信号输入端，所述的第三PMOS管的栅极、所述的第三NMOS管的栅极、所述的第一 PMOS管的漏极及所述的第一 NMOS管的漏极四者相连接，所述的第二 PMOS 管的栅极、所述的第二 NMOS管的栅极均为所述的第一与非门的第二信号输入端，所述的第二 PMOS管的栅极、所述的第二 NMOS管的栅极及所述的第一 PMOS管的栅极均与时钟信号相连接，所述的第二 PMOS管的沟道长度、所述的第三PMOS管的沟道长度、所述的第二 NMOS管的沟道长度及所述的第三NMOS管的沟道长度均为标准工艺下最小沟道长度的1. 15 1. 4 倍。一种低功耗脉冲型D触发器，包括低功耗短脉冲产生电路、输入反相电路、钟控 CMOS逻辑D锁存器单元和输出反相电路，所述的低功耗短脉冲产生电路的互补脉冲信号输出端与所述的钟控CMOS逻辑D锁存器单元的互补脉冲信号输入端相连接，所述的低功耗短脉冲产生电路的脉冲信号输出端与所述的钟控CMOS逻辑D锁存器单元的脉冲信号输入端相连接，所述的输入反相电路的信号输出端与所述的钟控CMOS逻辑D锁存器单元的复位信号输入端相连接，所述的钟控CMOS逻辑D锁存器单元的信号输出端与所述的输出反相电路的信号输入端相连接。所述的低功耗短脉冲产生电路包括第一 PMOS管、第一 NMOS管、第一与非门和第一反相器，所述的第一 PMOS管的源极与电源正端相连接，所述的第一与非门的第一信号输入端、所述的第一 PMOS管的漏极及所述的第一匪OS管的漏极三者相连接，所述的第一与非门的第二信号输入端与所述的第一 PMOS管的栅极相连接，所述的第一 NMOS管的源极接地，所述的第一与非门的信号输出端、所述的第一反相器的信号输入端及所述的低功耗短脉冲产生电路的互补脉冲信号输出端三者相连接，所述的第一反相器的信号输出端、所述的第一 NMOS管的栅极及所述的低功耗短脉冲产生电路的脉冲信号输出端三者相连接，所述的第一 PMOS管的栅极与时钟信号相连接。所述的第一与非门由第二PMOS管、第三PMOS管、第二NMOS管及第三NMOS管组成， 所述的第二 PMOS管的源极、所述的第三PMOS管的源极均与电源正端相连接，所述的第二 PMOS管的漏极、所述的第三PMOS管的漏极、所述的第二 NMOS管的漏极及所述的低功耗短脉冲产生电路的互补脉冲信号输出端四者相连接，所述的第二 NMOS管的源极与所述的第三 NMOS管的漏极相连接，所述的第三NMOS管的源极接地，所述的第三PMOS管的栅极、所述的第三NMOS管的栅极均为所述的第一与非门的第一信号输入端，所述的第三PMOS管的栅极、 所述的第三NMOS管的栅极、所述的第一 PMOS管的漏极及所述的第一 NMOS管的漏极四者相连接，所述的第二 PMOS管的栅极、所述的第二 NMOS管的栅极均为所述的第一与非门的第二信号输入端，所述的第二 PMOS管的栅极、所述的第二 NMOS管的栅极及所述的第一 PMOS管的栅极均与时钟信号相连接，所述的第二 PMOS管的沟道长度、所述的第三PMOS管的沟道长度、所述的第二 NMOS管的沟道长度及所述的第三NMOS管的沟道长度均为标准工艺下最小沟道长度的1. 15 1.4倍。所述的输入反相电路包括第二反相器，所述的第二反相器的信号输出端为所述的输入反相电路的信号输出端，所述的第二反相器的信号输出端与所述的钟控CMOS逻辑D锁存器单元的复位信号输入端相连接，所述的第二反相器的信号输入端与复位信号相连接。 所述的钟控CMOS逻辑D锁存器单元包括输入钟控反相器单元、第一或与非门和反馈钟控反相器单元，所述的输入钟控反相器单元包括第四PMOS管、第五PMOS管、第四NMOS 管和第五NMOS管，所述的第一或与非门包括第一或门和第二与非门，所述的反馈钟控反相器单元包括第六PMOS管、第七PMOS管、第六NMOS管和第七NMOS管，所述的第一或门的第一信号本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：胡建平，余晓颖，邹凯裕，
申请(专利权)人：宁波大学，
类型：发明
国别省市：
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