本发明专利技术涉及集成电路及其操作方法，存储器，无线装置及设备。本发明专利技术提供一种CMOS集成电路(例如，SRAM或DRAM)，其被分成一核心块、一外围块和一保留块。所述核心块包括在所有时刻都被通电的电路(例如，存储单元)且直接耦接到电源和电路接地端。所述外围块包括可被通电或断电且通过一个头开关(head?switch)耦接到电源和/或通过一个脚开关(foot?switch)耦接到电路接地端的电路。可用高阈电压(高Vt)FET装置建构所述开关和所述核心块以减少泄漏电流。可用低Vt?FET装置建构所述外围块以进行高速操作。所述保留块包括将信号线(例如，字线)保持在一预定的电平上的电路(例如上拉装置(pull-up?device))，以便当所述外围块断电时可保持所述核心块的内部状态。
【技术实现步骤摘要】
本申请案主张于2003年4月2日申请的题为“SRAM Leakage Reduction”的美国临时专利申请案第60/460，157号的权利。本专利技术大体涉及数据通信，且更具体来说涉及用于减少在互补型金属氧化物半导体(CMOS)电路中的泄漏电流的技术。
技术介绍
集成电路(IC)制造技术继续发展，结果晶体管的大小继续减小。此使得能够将更多的晶体管和更复杂的电路制造在一 IC晶粒(die)上，或者，一更小的晶粒能够用于一给定的电路。更小的晶体管大小也支持更快的操作速度且提供其它益处。对于CMOS技术(其广泛用于数字电路和某些模拟电路)来说，随着晶体管大小的减小产生的一个主要问题是备用电源。一更小的晶体管几何形状导致更高的电场，其对晶体管施加应力且引起氧化物击穿(oxide breakdown)。为减少电场，经常将一较低的电源电压用于较小几何形状的晶体管。不幸地是，较低的电源电压也增加了晶体管的延迟，这对高速电路来说是不理想的。为了减少延迟且提高操作速度，减少了晶体管的阈电压(Vt)。阈电压确定了晶体管接通的电压。然而较低的阈电压和较小的晶体管几何形状导致了较高的泄漏电流，泄漏电流是当一晶体管关断时穿过晶体管的电流。随着CMOS技术的尺寸越来越小，泄漏电流越来越成为问题。这是因为泄漏电流相对于晶体管大小上的减小以较高速率增加。而且，泄漏电流对于诸如便携式装置(例如，蜂窝电话和便携式计算机)的某些应用来说是一个主要的问题。泄漏电流消耗功率且减少了使用电池电源的便携式装置的备用时间。减少泄漏电流而不会减少太多性能是CMOS设计中的一个主要挑战，尤其随着IC 技术的尺寸下降到90nm(纳米)且更小时。在较大CMOS电路设计中对抗高泄漏电流的一个通用方法是当CMOS电路关断时切断其电源。可用一个头开关、一个脚开关或使用两者来切断电源。头开关是置于电源与CMOS电路之间的开关。脚开关是置于CMOS电路与电路接地端之间的开关。双Vt CMOS技术允许在相同IC晶粒上制造低阈电压(低Vt)场效应晶体管(FET) 装置和高阈电压(高Vt)场效应晶体管装置。因为速度对于头开关和脚开关来说并不关键，所以这些开关可用高Vt FET装置建构来减少泄漏电流。CMOS电路用低Vt FET装置建构用于高速运作。在正常操作时，开关接通且CMOS电路利用低Vt FET装置的速度优势运作。在一备用模式下(也称之为睡眠模式)，开关关断且CMOS电路被禁用。因为高Vt FET装置的泄漏电流可比低Vt FET装置的泄漏电流小10到100倍，所以通过将高Vt FET装置用作开关而减少了 CMOS电路的泄漏电流。上述用于减少泄漏电流的方法(意即，高Vt FET装置用于开关且低Vt FET装置用于CMOS电路)对于某些CMOS电路来说足够。然而，用头开关断开电源或用脚开关断开电路接地端对某些CMOS电路来说可为有害的。一种这样的CMOS电路是静态随机存取存储器(SRAM)，其存储单元以FET装置建构。对于SRAM来说，断开电源和/或电路接地端引起所述FET装置浮动，这可引起所述存储单元丢失其内部状态。因此，当将SRAM置于备用模式下时可丢失数据。因此在此项技术中需要能减少诸如SRAM的CMOS电路的泄漏电流的技术。
技术实现思路
本文提供的技术用于在可能的地方以低Vt FET装置实现高性能和以高Vt FET装置减少泄漏电流。这些技术可用于各种类型的CMOS电路，诸如SRAM、动态RAM(DRAM)、控制器、数字信号处理器(DSP)、微处理器和类似电路。在一个实施例中，在一集成电路中的一 CMOS电路分成一个“核心”块，一个“外围” 块和(如果需要)一“保留”块。所述核心块包括时刻被供应电力的电路(即，在操作模式下和在备用模式两者下)。所述核心块因此直接耦接到电源和电路接地端。所述外围块包括可在操作模式下被通电且在备用模式下断电的电路。外围块可通过头开关耦接到电源或通过脚开关耦接到电路接地端。所述保留块在备用模式下被通电且启用以在备用模式下保持核心块的内部状态。所述核心块和保留块可用高Vt FET装置建构以减少泄漏电流。头开关和脚开关也用高Vt FET装置建构。所述外围块可用低Vt FET装置建构用于高速操作而不影响泄漏电流，因为高Vt FET装置用于头开关和脚开关。在另一实施例中，提供一种存储器(例如，SRAM或DRAM)，其具有一个核心块、一个外围块和一个保留块。核心块包括用高Vt FET装置建构的存储单元。外围块包括存储单元的支持电路(例如控制电路、解码电路、字线驱动器、数据通路电路等等)且用低Vt FET 装置建构。外围块可通过头开关耦接到电源和/或通过脚开关耦接到电路接地端。保留块保持存储单元的字线在一预定电平(例如，逻辑低)，使得在备用模式下保持存储单元的内部状态。例如，保留块可包括可将所述外围块中的字线驱动器的输入上拉的上拉FET装置， 这又使所述字线保持在逻辑低且阻止数据被写入备用模式下的存储单元。在下文中更详细描述了本专利技术的各种方面、实施例和特征。附图说明根据下文阐述的具体实施方式并结合附图，本专利技术的特征和本质将显而易见，在附图中相同参考符号相应指示相同部分，且其中图1展示具有头开关和脚开关的常规集成电路；图2展示具有一个核心块和一个外围块的集成电路，以实现高速操作和减少泄漏电流。图3展示具有一个核心块和一个外围块的存储器；图4A和图4B分别展示单端口存储单元和双端口存储单元；图5展示有核心块、外围块和保留块的集成电路图6A和图6B展示具有一核心块、一外围块和一保留块的存储器的两个设计；图7展示在图6A和图6B中的存储器的时序图；图8展示一个无线通信装置；图9展示用于以减少泄漏电流的方式操作一集成电路的过程的流程图。 具体实施例方式图1展示一常规集成电路100的示意图，其具有用于减少CMOS电路130的泄漏电流的头开关110和脚开关120。头开关110以高Vt P通道FET (P-FET)装置112建构，且脚开关120以高Vt N通道FET(N-FET)装置122建构。P-FET装置112具有一耦接到电源 VDD的源极、一接收控制信号元的栅极和一提供负载电源Vload的漏极。控制信号@是通过用反相器114将控制信号PD反相而获得。N-FET装置122具有一耦接到电路接地端GND 的源极、一接收控制信号PD的栅极和一提供虚拟GND (VGND)的漏极。CMOS电路130包括耦接到负载电源和电路接地端的电路132和耦接到电源和虚拟接地端的电路136。可通过将电源或电路接地端从电路断开而切断电路电源。根据特定的设计，某些电路可通过断开电源而更方便地切断电源而某些电路可通过断开电路接地端而更方便地切断电源。在图1中，CMOS电路130象征性地展示为包含两对低Vt FET装置， 即，第一对用于电路132的FET装置13 与134b和第二对用于电路136的FET装置138a 与 138b。集成电路100在任何给定时刻根据控制信号PD的状态而运作在操作模式或备用模式下。在操作模式下，控制信号PD处于逻辑高(例如，接近电源电压VDD)，N-FET装置122 接通，控制信号而处于逻辑低，且P-FET装置112也接通。负载电源就约等于电源(意即本文档来自技高网...
【技术保护点】
【技术特征摘要】
2003.04.02 US 60/460,157;2003.08.14 US 10/641,8831.一种操作一集成电路的方法，其包含保持一核心块的供电，所述核心块由复数个高阈电压(高Vt)场效应晶体管(FET)装置组成；在一操作模式中通过至少一个开关给一外围块通电，其中所述外围块包含复数个低阈电压(低Vt) FET装置；和在一备用模式中通过...
【专利技术属性】
技术研发人员：陈楠，钟成，迈赫迪·哈米迪·萨尼，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：
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