一电子装置包含有多个芯片、至少一总线以及一控制器，其中该多个芯片包含有一第一芯片以及一第二芯片，该总线包含有多条数据线，且该控制器经由该总线耦接于该多个芯片，并用来存取该多个芯片。该控制器依据一外部数据欲写入至该多个芯片中哪一芯片的信息来决定该外部数据通过该多条数据线传送时的一数据传输配置，其中该数据传输配置为该外部数据的多个位在该多条数据线上的排列顺序，且对应该第一芯片的一第一数据传输配置异于对应该第二芯片的一第二数据传输配置。
【技术实现步骤摘要】
电子装置、经由至少一总线来存取多个芯片的控制器以及经由至少一总线以存取多个芯片的方法
本专利技术是有关于一种电子储存装置，尤指一种具有多种数据传输配置的电子装置、经由至少一总线来存取多个芯片的控制器以及经由至少一总线以存取多个芯片的方法。
技术介绍
在传统的闪存中，闪存控制器通过总线同时传送命令信号、地址信号以及所需储存的数据至闪存芯片中，并对闪存芯片进行存取，然而，因为总线需要同时传送命令信号、 地址信号以及所需储存的数据，故总线中的多条数据线并无法随意交换所需传送的信号。 详细来说，请参考图1，图1为现有闪存控制器102通过一总线103连接至多个闪存芯片 104、106的示意图。如图1所示，闪存控制器102的接脚Dtl D7必需要分别连接至闪存芯片104、106的接脚Dtl D7,闪存芯片104、106才能正确地接收来自闪存控制器102的信号， 而不能够将总线103中的数据线随意交换连接(例如将闪存控制器102的接脚Dtl连接至闪存芯片104的接脚D4,并将闪存控制器102的接脚D4连接至闪存芯片104的接脚Dtl…等等)。如此一来，因为闪存控制器102的接脚Dtl D7与闪存芯片104、106的接脚Dtl D7必需确实一一对应连接，会造成在电路板布局上的不便，亦即可能需要使用较多层的电路板或是在电路板上需要较多的接孔(via hole)以及复杂的绕线，造成设计与制造上成本的增加。
技术实现思路
因此，本专利技术的目的之一在于提供一种具有多种数据传输配置的电子装置、经由至少一总线来存取多个芯片的控制器以及经由至少一总线以存取多个芯片的方法，其可以有效地降低电路板布局上的复杂度，并降低电路板在设计与制造上的成本，以解决上述的问题。依据本专利技术的一实施例，一电子装置包含有多个芯片、至少一总线以及一控制器， 其中该多个芯片包含有一第一芯片以及一第二芯片，该总线包含有多条数据线，且该控制器经由该总线耦接于该多个芯片，并用来存取该多个芯片。该控制器依据一外部数据欲写入至该多个芯片中哪一芯片的信息来决定该外部数据通过该多条数据线传送时的一数据传输配置，其中该数据传输配置为该外部数据的多个位在该多条数据线上的排列顺序，且对应该第一芯片的一第一数据传输配置异于对应该第二芯片的一第二数据传输配置。依据本专利技术的另一实施例，其揭露一种经由至少一总线来存取多个芯片的控制器，其中该总线包含有多条数据线，且该控制器包含有一储存单元以及一微处理器。该储存单元用来储存对应至多个芯片的多种数据传输配置，其中该多个数据传输配置中每一数据传输配置为一外部数据的多个位在该多条数据线上的排列顺序；该微处理器用来存取该多个芯片，并依据该外部数据欲写入至该多个芯片中哪一芯片的信息来自该多种数据传输配置中选择其一，并据以将该外部数据传送至所欲写入的芯片。依据本专利技术的另一实施例，其揭露一种经由至少一总线以存取多个芯片的方法， 其中该多个芯片包含有一第一芯片以及一第二芯片，且该总线包含有多条数据线，该方法包含有接收一外部数据；以及依据该外部数据欲写入至该多个芯片中哪一芯片的信息来决定该外部数据通过该多条数据线传送时的一数据传输配置，其中该数据传输配置为该外部数据的多个位在该多条数据线上的排列顺序，以及对应该第一芯片的一第一数据传输配置异于对应该第二芯片的一第二数据传输配置。附图说明图1为现有闪存控制器通过一总线连接至多个闪存芯片的示意图。图2为依据本专利技术一实施例的快闪存储装置的示意图。图3为图2所示的闪存控制器、多个数据总线以及闪存芯片组的示意图。图4为图3所示的闪存控制器、总线228_1以及闪存芯片230_1、230_2的示意图。图5为依据本专利技术一实施例的一种经由至少一总线以存取多个芯片的方法的流程图。主要组件符号说明102,226闪存控制器103总线104、106、230—1 230—8闪存芯片200快闪存储装置210接口电路221实体层处理装置222接口控制器223本地总线224内存225处理器228—1 228—4总线230闪存芯片组310微处理器320储存单元330数据总线输入输出单元500、502步骤具体实施方式请参考图2，图2为依据本专利技术一实施例的快闪存储装置200的示意图。如图2所示，快闪存储装置200包含有一接口电路210、一实体层(physicallayer)处理装置221、一接口控制器222、一本地总线223、一内存224、一处理器225以及一闪存控制器226、多个数据总线228以及一内存芯片组(在本实施例中以闪存芯片组230为例)，其中接口电路210 可以为串行先进技术附加装置(Serial Advanced Technology Attachment，SATA)接口、通用串行总线(Universal Serial Bus，USB)接口或是外围组件互连(Peripheral Component Interconnect Express,PCIE)接口其中之一，也可以是结合USB以及SATA接口，或是USB、SATA以及PCIE接口的任意组合；此外，实体层处理装置221可以依据接口电路的规格而采用SATA、USB或是PCIE实体层处理装置，或是USB、SATA以及PCIE实体层处理装置的任意组合；且接口控制器222亦可以依据接口电路的规格而采用SATA、USB或是PCIE接口控制器，或是USB、SATA以及PCIE接口控制器的任意组合；快闪存储装置200可为一可携式存储装置，且可以与一计算机主机MO中的接口插座250连结。请参考图3，图3为依据本专利技术一实施例的闪存控制器226、多个数据总线228以及闪存芯片组230的示意图。如图3所示，闪存控制器2 包含有一微处理器310、一储存单元320以及一数据总线输入输出单元330，且闪存控制器2 通过数据总线228_1 228_4 分别连接至闪存芯片230_1 230_8。此外，每一个数据总线228_1 228_4均包含有多条数据线(于本实施例中，每一个数据总线228_1 2观_4包含有8条数据线L1 L8)，且储存单元320用来储存对应至闪存芯片230_1 230_8的多种数据传输配置，其中该多个数据传输配置中每一数据传输配置为一外部数据的多个位在多条数据线上的排列顺序。举例来说，闪存芯片230_1对应至一第一数据传输配置，其中来自主机MO的数据Dtl D7分别通过8条数据线L1 L8传送至闪存芯片230_1 ；此外，闪存芯片230_2对应至一第二数据传输配置，其中来自主机240的数据D0 D7分别通过8条数据线L8, L7, L6, L5, L4, L3、L2、L1 传送至闪存芯片230_2…等等。举例详细说明图3所示的闪存控制器226、总线228_1以及闪存芯片230_1、230_2 及相关的操作流程，请参考图4，微处理器310首先会接收来自主机240的一外部数据，并依据该外部数据欲写入至多个闪存芯片230_1 230_8中哪一芯片的信息来决定该外部数据通过多条数据线L1 L8传送时的一数据传输配置。假设该外部数据欲写入图4所示的闪存芯片230_1，则微处理器310自储存单元320中选择对应于闪存芯片230_1的一第一数据传输配置，并据以控制数据总线输入输出单元330以将该外本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：庄海峰，
申请(专利权)人：智微科技股份有限公司，
类型：发明
国别省市：
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