可降低方块电阻的铜互连结构的制造方法技术

本发明专利技术公开了一种可降低方块电阻的铜互连结构的制造方法，包括提供半导体基底；依序在其上形成刻蚀阻挡层、介电层、介电保护层和金属硬掩膜层；通过光刻和刻蚀，依次在介电保护层中形成第一深度的沟槽图形、第二深度的沟槽图形，并形成与所述第一深度的沟槽图形相连通且贯穿介电层保护层和部分介电层的通孔图形，采用刻蚀工艺，对所述第一深度的沟槽图形、第二深度的沟槽图形和通孔图形同步往下一体化刻蚀直至通孔图形底部的介电层被完全去除，形成第一深度沟槽、第二深度沟槽和通孔；在第一深度沟槽、第二深度沟槽和通孔内溅射沉积金属扩散阻挡层和金属籽晶层，采用电镀工艺进行互连金属填充；去除介电层上冗余的材料，形成铜互连。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，特别涉及一种。
技术介绍
在半导体集成电路工业中，高性能的集成电路芯片需要高性能的后段电学互连。 金属铜由于它的低电阻率特性，在集成电路芯片中得到了越来越广泛的应用。但是，随着集成电路技术的进步，芯片复杂程度的增加，后段互连的复杂度和长度越来越大，这意味着芯片内的后段互连线的电阻成为性能的瓶颈之一。如何有效地降低电阻，成为集成电路中的一个重要研究课题。从电阻计算公式，我们可以得到一些启发公式中，R代表电阻，P代表材料的电阻率，L代表导线长度，W代表互连线宽度， H代表互连线的厚度。随着芯片尺寸的缩小，密度的提高和芯片复杂度的提高，互连线的宽度不断减小，互连线的总长度L也无可避免的增大，因此，从上述公式可知可以减小电阻的因素只剩下电阻率和厚度了。而从铝互连改进到铜互连，就是通过降低互连线的电阻率从而实现总体互连层的电阻的降低，但是，对于同种材料而言，其电阻率基本是一定的。因此， 可以用于降低铜互连线的电阻的唯一因素就只有提高互连线的厚度H了。但是，由于金属填充工艺和刻蚀工艺的限制，嵌入式的铜互连结构要成功实现，其基本工艺条件要求高宽比不能过大，即对于某一宽度的铜互连线，其厚度不能太厚。因为厚度太厚，意味着沟槽结构深度很大，将不利于刻蚀工艺控制蚀刻的形貌和尺寸，而金属填充工艺也比较难完成完全填充，这样反而会增大方块电阻，降低互连的可靠性，带来非常不利的影响。因此不可能无限制的增大互连线的整体厚度来降低方块电阻。
技术实现思路
本专利技术的目的是提供一种，以实现选择性的增加部分金属线的厚度，降低方块电阻，从而提高芯片的速度和降低损耗，最终实现提高芯片性能的目的。为解决上述问题，本专利技术提供一种，包括如下步骤提供包括一前层铜互连层的半导体基底；依序在所述半导体基底上形成刻蚀阻挡层、介电层、介电保护层和金属硬掩膜层；通过光刻和刻蚀，依次在介电保护层中形成第一深度的沟槽图形、第二深度的沟槽图形，并形成与所述第一深度的沟槽图形相连通且贯穿介电层保护层和部分介电层的通孔图形，其中所述半导体基底的前层铜互连层中，与所述第二深度的沟槽图形相对应的位置不存在通孔，且所述第二深度的沟槽图形的深度大于第一深度的沟槽图形的深度，并小于第一深度的沟槽图形和通孔图形的总深度；采用刻蚀工艺，对所述第一深度的沟槽图形、第二深度的沟槽图形和通孔图形同步往下刻蚀直至通孔图形底部的介电层被完全去除，形成第一深度沟槽、第二深度沟槽和通孔；去除通孔底部的刻蚀阻挡层，使得通孔与所述半导体基底内的前层铜互连层连接；在第一深度沟槽、第二深度沟槽和通孔内溅射沉积金属扩散阻挡层和铜籽晶层， 采用电镀工艺进行铜填充；采用化学机械研磨去除介电层上多余的金属铜、金属硬掩膜层和介电保护层，形成铜互连。作为优选，所述第二深度沟槽的深度大于第一深度沟槽的深度且小于第一深度沟槽和通孔的总深度。作为优选，所述通过光刻和刻蚀，依次在介电保护层中形成第一深度的沟槽图形、 第二深度的沟槽图形，并形成与所述第一深度的沟槽图形相连通且贯穿介电层保护层和部分介电层的通孔图形的步骤包括在金属硬掩膜层上沉积底部抗反射涂层，在底部抗反射涂层上涂覆光刻胶，通过第一次光刻形成对应第一深度的沟槽图形的第一光刻胶层；以所述第一光刻胶层为掩膜， 刻蚀底部抗反射涂层和金属硬掩膜层形成第一刻蚀窗口 ；刻蚀第一刻蚀窗口内的介电保护层，在介电保护层内形成第一深度的沟槽图形，去除所述第一光刻胶层；在上述结构表面涂覆光刻胶，通过第二次光刻形成对应第二深度的沟槽图形的第二光刻胶层；以所述第二光刻胶层为掩膜，刻蚀底部抗反射涂层和金属硬掩膜层形成第二刻蚀窗口 ；刻蚀第二刻蚀窗口内的介电保护层，在介电保护层内形成第二深度的沟槽图形， 去除所述第二光刻胶层；在上述结构表面涂覆光刻胶，通过第三次光刻在光刻胶内打开第三刻蚀窗口，形成对应通孔图形的第三光刻胶层，所述第三刻蚀窗口与第一刻蚀窗口的位置相对应，且第三刻蚀窗口大小小于第一刻蚀窗口 ；刻蚀第三刻蚀窗口内的介电保护层和介电层，形成贯穿介电保护层和部分介电层的通孔图形，去除所述第三光刻胶层。作为优选，所述刻蚀所采用的工艺为干作为优选，所述介电层采用化学气相淀积或旋转涂覆工艺形成，所述介电层采用低介电常数材料，介电常数为2 4. 2。作为优选，所述金属硬掩膜层的材料为TiN或TaN。与现有技术相比，本专利技术的一种采用双大马士革工艺通过光刻和刻蚀增加铜互连线中特定区域的沟槽深度，使得填充在该沟槽中的铜互连线厚度增加，选择性地降低该沟槽区域的铜互连线的方块电阻，在不增大工艺难度的情况下最大程度的降低铜互连结构的方块电阻，从而可以降低芯片的信号延迟，提高芯片的整体性能。附图说明图1是本专利技术的制造方法流程图；21是本专利技术一实施例制造方法流程中各个工艺步骤的剖面图。 具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。下面将结合剖面示意图对本专利技术的一种铜互连结构的制造方法进行更详细的描述，其中表示了本专利技术的优选实施例，应该理解本领域技术人员可以修改在此描述的本专利技术，而仍然实现本专利技术的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本专利技术的限制。图2a_图21示出了本专利技术的一实施例，如图1所示，所述如下在步骤101中，如图加所示，提供一半导体基底200，所述半导体基底200可以是形成有器件层和/或金属互连层的硅片，于本实施例中，半导体基底200中形成有前层互连层，该前层互连层中具有沟槽210。为方便图示，21中均省略了沟槽以下的部分。 在所述半导体基底200上采用化学气相淀积形成刻蚀阻挡层201，所述刻蚀阻挡层201的材料为掺氮碳化硅；在刻蚀阻挡层201上淀积介电层202，所述介电层202采用化学气相淀积或旋转涂覆形成，所述介电层202采用低介电常数材料，介电常数为2 4. 2 ；在介电层202 上化学气相淀积SiO2介电保护层203，采用物理气相沉积或化学气相沉积在所述介电保护层203上形成金属硬掩膜层204，所述金属硬掩膜层204的材料为TiN或TaN，其厚度在数纳米到几百纳米之间。在步骤102中，依次在介电保护层中形成第一深度的沟槽图形、第二深度的沟槽图形，并形成与所述第一深度的沟槽图形相连通且贯穿介电层保护层和部分介电层的通孔图形，具体包括如下步骤 如图2b所示，在金属硬掩膜层204上沉积底部抗反射涂层205，在底部抗反射涂层 205上涂覆光刻胶，通过第一次光刻形成对应第一深度的沟槽图形的第一光刻胶层206 ；再如图2c所示，以所述第一光刻胶206层为掩膜，刻蚀底部抗反射涂层205和金属硬掩膜层 204形成第一刻蚀窗口 207 ；如图2d所示，刻蚀第一刻蚀窗口 207内的介电保护层203，在介电保护层203内形成第一深度的沟槽图形，去除所述第一光刻胶层206 ；在本实施例中， 优选采用双大马士革工艺刻蚀第一深度的沟槽图形；所述刻蚀底部抗反射涂层205和金属硬掩膜层204的方法优选采用干法刻蚀。如图2e所示，在上述结构表面涂覆光刻胶，通过第二次光刻形成对应第二深度的沟槽图形的第二光刻胶层206a ；再如图2f所示，以所述第二光刻胶层206a为掩膜，刻蚀底部抗反射涂本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：张亮，姬峰，胡友存，李磊，陈玉文，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：