具有虚拟接地阵列的快闪存储器制造技术

一种具有虚拟接地阵列的快闪存储器包括存储阵列、控制电路、多个扇区译码单元及多个字线和控制线译码单元，所述扇区译码单元与控制电路连接，一个扇区译码单元连接一个字线和控制线译码单元，所述存储阵列中每一行存储单元共用一条字线和两条控制线，所述字线和控制线译码单元及扇区译码单元的一部分位于存储阵列的第一侧，另一部分位于存储阵列与第一侧相对的第二侧；位于第一侧的字线和控制线译码单元分别与行号为偶数且连续多行存储单元的字线和控制线连接，位于第二侧的字线和控制线译码单元分别与行号为奇数且连续多行存储单元的字线和控制线连接。本发明专利技术的字线和控制线译码单元的布线的间距不会受到限制。

【技术实现步骤摘要】

本专利技术涉及快闪存储器，尤其涉及具有虚拟接地阵列的快闪存储器。
技术介绍
请参阅图1，现有的快闪存储器包括存储阵列1’、行译码单元2’、列译码单元3’、 高压产生电路4’、控制电路5’和读出/写入电路6’。所述存储阵列1’包括多条字线(图中示意出字线Wi)至WLm)以及多条位线(图中示意出位线BLO至BLn)。行译码单元2’位于像素阵列1’的一侧，包括多个扇区译码单元以及多个字线和控制线译码单元，以一个扇区包括两条字线为例说明图1中的行译码单元2’，图1中显示出三个扇区译码单元21’ A、 21，B和21，C以及三个字线和控制线译码单元22，A、22，B和22，C。一个扇区译码单元与一个字线和控制线译码单元和控制电路5’连接。一个字线和控制线译码单元与两条字线连接，比如，扇区译码单元21’ A连接控制电路5 ’及字线和控制线译码单元22 ’ A，字线和控制线译码单元22’ A还连接字线Wi)和WLl。列译码单元3’与控制电路5连接。高压产生电路4’与行译码单元2’和列译码单元3’连接。读出/写入电路6’与列译码单元3’和控制电路5’连接。上述快闪存储器中，行译码单元2’位于存储阵列1’的一侧使得所有的字线和控制线译码单元均在存储阵列1’的一侧，字线和控制线译码单元的布线的间距会受到限制。另外，与具有虚拟接地阵列的快闪存储器相关的技术还可以参见公开号为 CN101432822A的中国专利申请。
技术实现思路
本专利技术解决的技术问题是存储阵列的字线和控制线译码单元布线的间距受到限制的问题。为了解决上述问题，本专利技术提供一种具有虚拟接地阵列的快闪存储器，该具有虚拟接地阵列的快闪存储器包括存储阵列、控制电路、多个扇区译码单元及多个字线和控制线译码单元，所述扇区译码单元与控制电路连接，一个扇区译码单元连接一个字线和控制线译码单元，所述存储阵列中每一行存储单元共用一条字线和两条控制线，所述字线和控制线译码单元及扇区译码单元的一部分位于存储阵列的第一侧，另一部分位于存储阵列与第一侧相对的第二侧；位于第一侧的字线和控制线译码单元分别与行号为偶数且连续多行存储单元的字线和控制线连接，位于第二侧的字线和控制线译码单元分别与行号为奇数且连续多行存储单元的字线和控制线连接。可选地，每一字线和控制线译码单元连接的字线和控制线的条数为2条和4条、或 4条和8条、或8条和16条或16条和32条。一种具有虚拟接地阵列的快闪存储器，包括存储阵列，控制电路、多个扇区译码单元及多个字线和控制线译码单元，所述扇区译码单元与控制电路连接，一个扇区译码单元连接一个字线和控制线译码单元，所述存储阵列中每一行存储单元共用一条字线和两条控制线，所述多个字线和控制线译码单元包括一个或多个第一字线和控制线译码单元及一个或多个第二字线和控制线译码单元，第二字线和控制线译码单元、一部分第一字线和控制线译码单元和扇区译码单元位于存储阵列与第一侧相对的第一侧，另一部分第一字线和控制线译码单元及扇区译码单元位于存储阵列的第二侧；位于第一侧的第一字线和控制线译码单元和第二字线和控制线译码单元分别与行号为奇数且连续多行存储单元的字线和控制线连接，位于第二侧的第一字线和控制线译码单元与行号为偶数且连续的多行存储单元的字线和控制线连接。一种具有虚拟接地阵列的快闪存储器，包括存储阵列，控制电路、多个扇区译码单元及多个字线和控制线译码单元，所述扇区译码单元与控制电路连接，一个扇区译码单元连接一个字线和控制线译码单元，所述存储阵列中每一行存储单元共用一条字线和两条控制线，所述多个字线和控制线译码单元包括一个或者多个第一字线和控制线译码单元及一个或者多个第二控制线译码单元，第二字线和控制线译码单元、一部分第一字线和控制线译码单元和扇区译码单元位于存储阵列与第一侧相对的第二侧，另一部分第一字线和控制线译码单元及扇区译码单元位于存储阵列的第一侧；位于第一侧的第一字线和控制线译码单元分别与行号为奇数且连续的多行存储单元的字线和控制线连接，位于第二侧的第一字线和控制线译码单元和第二字线和控制线译码单元均分别与行号为偶数且连续的多行存储单元的字线和控制线连接。一种具有虚拟接地阵列的快闪存储器，包括存储阵列，控制电路、多个扇区译码单元及多个字线和控制线译码单元，所述扇区译码单元与控制电路连接，一个扇区译码单元连接一个字线和控制线译码单元，所述存储阵列中每一行存储单元共用一条字线和两条控制线，所述多个字线和控制线译码单元包括一个或者多个第一字线和控制线译码单元及一个或者多个第二控制线译码单元，所述多个字线和控制线译码单元包括一个或者多个第一字线和控制线译码单元及一个或者多个第二控制线译码单元，一部分第二字线和控制线译码单元、第一字线和控制线译码单元和扇区译码单元位于存储阵列的第一侧，另一部分第一字线和控制线译码单元、第二字线和控制线译码单元及扇区译码单元位于存储阵列与第一侧相对的第二侧；位于第一侧的第一字线和控制线译码单元和第二字线和控制线译码单元均分别与行号为奇数且连续的多行存储单元的字线和控制线连接，位于第二侧的第一字线和控制线译码单元和第二字线和控制线译码单元均分别与行号为偶数且连续的多行存储单元的字线和控制线连接。与现有技术相比，本专利技术的有益效果是1、本专利技术由于所述字线和控制线译码单元及扇区译码单元的一部分位于存储阵列的第一侧，另一部分位于存储阵列与第一侧相对的第二侧；位于第一侧的字线和控制线译码单元分别与行号为偶数且连续多行存储单元的字线和控制线连接，位于第二侧的字线和控制线译码单元分别与行号为奇数且连续多行存储单元的字线和控制线连接；或者，第二字线和控制线译码单元、一部分第一字线和控制线译码单元和扇区译码单元位于存储阵列与第一侧相对的第一侧，另一部分第一字线和控制线译码单元及扇区译码单元位于存储阵列的第二侧；位于第一侧的第一字线和控制线译码单元和第二字线和控制线译码单元分别与行号为奇数且连续多行存储单元的字线和控制线连接，位于第二侧的第一字线和控制线译码单元与行号为偶数且连续的多行存储单元的字线和控制线连接。或者，第二字线和5控制线译码单元、一部分第一字线和控制线译码单元和扇区译码单元位于存储阵列与第一侧相对的第二侧，另一部分第一字线和控制线译码单元及扇区译码单元位于存储阵列的第一侧；位于第一侧的第一字线和控制线译码单元分别与行号为奇数且连续的多行存储单元的字线和控制线连接，位于第二侧的第一字线和控制线译码单元和第二字线和控制线译码单元均分别与行号为偶数且连续的多行存储单元的字线和控制线连接；或者，一部分第二字线和控制线译码单元、第一字线和控制线译码单元和扇区译码单元位于存储阵列的第一侧，另一部分第一字线和控制线译码单元、第二字线和控制线译码单元及扇区译码单元位于存储阵列与第一侧相对的第二侧；位于第一侧的第一字线和控制线译码单元和第二字线和控制线译码单元均分别与行号为奇数且连续的多行存储单元的字线和控制线连接，位于第二侧的第一字线和控制线译码单元和第二字线和控制线译码单元均分别与行号为偶数且连续的多行存储单元的字线和控制线连接，这样，与所有的字线和控制线译码单元位于存储阵列的一侧相比，字线和控制线译码单元布线的间距不会受到限制。2、由于每一字线和控制线译码单元连接的结构相同本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：杨光军，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：