在一种ＣＭＯＳ制造工艺流程中，在用来界定漏极与源极区（１５４）的整体注入序列期间，可维持形成在栅极电极材料（１５１Ａ）顶部上的覆盖层（１５１Ｃ），且该覆盖层（１５１Ｃ）可在蚀刻工艺期间被移除，其中，在该蚀刻工艺期间可缩减侧壁间隔件结构（１５５）的宽度，以便缩短金属硅化物区（１５６）及应变介电材料的横向偏移。因此，可在得到整体经加强的晶体管效能的同时，也对于现有的ＣＭＯＳ工艺策略提供高度的兼容性。
【技术实现步骤摘要】
【国外来华专利技术】
一般而言，本专利技术说明书所揭露之内容系关于积体电路，更具体而言，系关于利用如应力覆盖层、漏极与源极区及类似区域之应变半导体合金的应力源而具有应变沟道区之晶体管，以增强MOS晶体管之沟道区中的电荷载子迁移率(charge carrier mobility)。
技术介绍
一般而言，目前有复数种工艺技术实行于半导体制造领域中，其中，对于复杂的电路系统(如微处理器、储存晶片及类似的电路系统)而言，由于CMOS技术在运作速度及/ 或功率消耗及/或成本效益方面的优异性能，故目前最佳的方法为CMOS技术。于采用CMOS 技术的复杂积体电路的制造生产期间，数百万的晶体管(亦即，N沟道晶体管及P沟道晶体管)系形成在包含结晶半导体层之衬底上。MOS晶体管(无论是N沟道晶体管或P沟道晶体管)包括所谓的PN结，该PN结系由经高度掺杂的漏极及源极区与设于该漏极及源极区之间的反向或弱掺杂沟道区之介面所形成。该沟道区之导电性(亦即，该导电沟道之驱动电流能力)系由形成于该沟道区附近且藉由薄绝缘层与该沟道区分隔开的栅极电极所控制。该沟道区之导电性(在形成导电沟道之后，由于施加适当的控制电压于该栅极电极) 系取决于掺杂剂的浓度、电荷载子之迁移率，并且(对于该沟道区于晶体管宽度方向上所给定之延伸而言)取决于该源极及漏极区之间的距离(亦称为沟道长度)。因此，结合在施加控制电压于该栅极电极之后于该绝缘层下方迅速产生导电沟道之能力，该沟道区之整体导电性(结合该等漏极及源极区)大致决定该MOS晶体管的效能。因此，对于达到增进积体电路之运作速度及封装密度而言，缩减沟道长度為主要的设计准则。然而，持续缩减晶体管的尺寸牵涉到必须满足多个议题，以免过度抵销藉由持续缩减MOS晶体管之沟道长度所得到之优点。在这方面的一个主要问题系在漏极及源极区中设置低片电阻率(sheet resistivity)及接触电阻率以及连接至该漏极及源极区之任何接点，并且维持沟道可控制性。举例而言，缩减沟道长度必然增加栅极电极与沟道区之间的电容性耦合，因而可能必须缩减栅极绝缘层之厚度。目前，以二氧化硅为基础的栅极绝缘层之厚度系介于1至2奈米的范围内，其中，考虑到漏电流的问题，较不宜进一步缩减厚度，当缩减该栅极介电材料厚度时，漏电流通常呈指数增加。因此，考量上述问题，关键尺寸(亦即，晶体管的栅极长度)的持续缩减必须适应更高复杂度的工艺技术且可能需要有新开发之高复杂度的工艺技术。因此，已经提出对于给定之沟道长度藉由增加该沟道区中之电荷载子迁移率来加强该晶体管元件之沟道导电性，并且藉由加强该晶体管元件之沟道导电性来改善晶体管效能，藉此提供达成相较于未来技术之效能改善之潜力，同时避免或至少延缓上述所提及的许多问题，如栅极介电材料微缩(gate dielectric scaling)。一种增进电荷载子迁移率的有效机制可改变该沟道区之晶格结构，例如，藉由在该沟道区附近产生拉伸(tensile)或压缩应力(compressive stress)，以便在该沟道区中产生对应之应变，该应变分别对于电子及电洞造成迁移率的变化。举例而言，对于标准的硅衬底来说，在该沟道区中产生拉伸应变可增进电子之迁移率，接着可直接转化为对应的导电性与驱动电流及运作速度的提升。另一方面，该沟道区中的压缩应变可增进电洞的迁移率，藉此提供加强P型晶体管效能的潜力。对于更先进的装置世代而言，将应力或应变工程引进积体电路制造为极具希望的方法，由于例如应变硅 (strained silicon)可视为”新”类型的半导体材料，能够制造快速且功能强大的半导体装置，而无须使用昂贵的半导体材料，同时仍然可采用许多成熟的制造技术。根据一种用于在晶体管元件之沟道区中产生应变的方法，形成于基本晶体管结构上方的介电材料能够以高应力状态设置，以便于该晶体管且特别是于该晶体管之沟道区中诱发所欲之应变类型。举例而言，晶体管结构通常由层间介电材料所包围，层间介电材料可提供个别晶体管结构所欲之机械及电性完整性，并且可提供用于形成额外布线层之平台， 该布线层通常用于提供个别电路元件之间的电性互连。也就是说，一般可设置复数个布线层次或金属化层，可包含适当导电材料之水平金属导线及垂直介层窗(via)，用于建立电性连接。因此，必须设置适当的接点结构，该接点结构连接实际的电路元件(如晶体管、电容器及类似的电路元件)或电路元件的个别部份与非常前端(very first)的金属化层。基于此目的，为了设置连接至该电路元件所欲之接点区的个别开口，该层间介电材料必须经适当地图案化，该图案化通常可利用蚀刻终止材料结合实际的层间介电材料而实现。举例而言，二氧化硅为成熟的层间介电材料，结合氮化硅，可于形成该接点开口 (contact opening)期间作为有效的蚀刻终止材料。因此，该蚀刻终止材料(亦即，该氮化硅材料)放置于接近该基本晶体管结构，并且因此能够有效地用于在该晶体管中诱发应变，尤其是当可基于成熟的电浆辅助化学气相沉积(CVD)技术沉积具有高内部应力之氮化硅时。举例而言，藉由选择适当的沉积参数，可沉积具有高达2GPa及甚至更高之高内部应缩应力的氮化硅。另一方面，藉由适当地调整该工艺参数(尤其是，例如于沉积该氮化硅材料期间，离子轰击(ion bombardment)的程度)，可产生具有IGPa及更高的适度内部拉伸应力水平。因此，产生于该晶体管元件之沟道区中的应变大小可取决于该介电蚀刻终止材料之内部应力水平以及应力介电材料之厚度结合该高应力介电材料相对于该沟道区之有效偏移。因此，基于加强晶体管效能的考量，可能希望增进该内部应力水平，并且于该晶体管元件附近提供更大量的高应力介电材料，同时亦可放置该应力介电材料，使其尽可能地接近该沟道区。然而，该氮化硅材料的内部应力水平可能会被目前现有的电浆辅助CVD技术之整体沉积能力所限定，同时有效的层厚度大致上亦可被基本晶体管形貌及邻近的电路元件之间的距离所决定。因此，尽管提供了显著的优点，但是该应力转移机制的效率明显取决于工艺及装置性能，且可能降低成熟的标准晶体管设计(具有50奈米及更小的栅极长度)的效能增益，由于所提供之装置形貌及用于经紧密包装的装置区中邻近的栅极电极结构之间的微小间隔之个别沉积工艺的间隙填充能力(结合由精密的间隔件结构造成该高应力材料对该沟道区的适度偏移)，因而可能会降低最终在该沟道区中所得到的应变。在其他方法中，可藉由至少于部份该等漏极及源极区中设置应变诱发半导体合金 (strain-inducing semiconductor alloy)来加强晶体管(如P沟道晶体管)的效能，而能够在邻近的沟道区中产生所欲的应变类型。基于此目的，经常可采用可磊晶生长于硅模板材料(silicon template material)上之硅/锗混合物或合金，藉此产生该硅/锗合金5之应变状态，其可施加特定应力于该邻近的沟道区上，藉此于其中产生所欲之应变类型。该沟道区中应变的大小可基于个别凹处(于该凹处中可生长硅/锗合金)之尺寸以及该半导体合金中锗的浓度进行调整。通常，可基于形成于该栅极电极之侧壁上的个别间隔件结构调整相对于该沟道区的横向偏移，于蚀刻该凹处及磊晶沉积该硅/锗材料期间，该间隔件结构可作为蚀刻掩模及生长掩模。可移除本文档来自技高网...
【技术保护点】
１．一种方法，包括：在形成于衬底（１０１）上方的多个晶体管（１５０Ａ，１５０Ｂ）的栅极电极结构（１５１）侧壁上形成间隔件结构（１５５），该等栅极电极结构（１５１）包括栅极电极材料（１５１Ａ）及形成在该栅极电极材料（１５１Ａ）上的覆盖层（１５１Ｃ）；利用该栅极电极结构（１５１）及该等侧壁间隔件结构（１５５）作为注入掩模，以形成漏极及源极区（１５４）；执行蚀刻工艺，以移除该覆盖层（１５１Ｃ）且缩减该侧壁间隔件结构（１５５）的尺寸；以及在该复数个晶体管上方形成一个或多个应变诱发层（１１０Ａ）。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：J·豪恩舍尔，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：GB
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