一种半导体工艺和设备包括形成ＰＭＯＳ晶体管（７２），所述晶体管通过在在沟道区层中形成ＰＭＯＳ栅结构（３４）和相关的源／漏区（３８、４０）之前外延生长双轴应变正向渐变的硅锗沟道区层（２２）和反掺杂硅帽盖层（２３）而使沟道区中的空穴迁移率增强。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般地涉及半导体制造和集成电路的领域。在一个方面中，本专利技术涉及作为互补金属氧化物半导体(CM0Q制造工艺的一部分，形成PMOS场效应晶体管(FET)。
技术介绍
诸如NMOS或PMOS晶体管的CMOS器件传统上被制造在具有(100)的表面晶体取向的半导体晶片上，并且其等效取向为例如(010)、(001)、(00-1)，其中晶体管器件通常以 <100>晶体沟道取向(即，在旋转45度的晶片或衬底上)制造而成。沟道限定了流过所述器件的电流的主要方向，并且产生电流的载流子迁移率确定所述器件的性能。虽然可以通过有意使NMOS和/或PMOS晶体管的沟道有应力来提高载流子迁移率，但是难以同时提高在均勻应变衬底上形成的两种类型器件的载流子迁移率，因为PMOS载流子迁移率和NMOS 载流子迁移率是在不同类型的应力下进行优化的。例如，一些CMOS器件制造工艺已经尝试通过使用应变的(例如，用双轴拉伸应变的)硅用于沟道区来增强电子和空穴迁移率，所述沟道区是通过在在沉积硅层之前被弛豫(relax)的模板层(template layer)(例如，硅锗) 上沉积硅层从而引发所沉积硅层中的拉伸应力来形成的。还发现，可以通过形成相对厚的模板硅锗(SiGe)层来增强所沉积硅层中的拉伸应力，所述硅锗层被渐变为在模板SiGe层的下部中具有较高浓度的锗(例如，逆向渐变)。这种工艺通过在NMOS晶体管沟道中产生拉伸应力来增强NMOS器件的电子迁移率，但是PMOS器件对于沿着<100>方向制造的器件对沟道方向的任何单轴应力是不敏感的。另一方面，已经尝试诸如通过利用压缩应变的SiGe 层位于硅衬底之上形成PMOS沟道区来选择性地提高PMOS器件中的空穴迁移率。然而，这种压缩SiGe沟道PMOS器件表现出较高的亚阈值斜率(SQ和较高的电压阈值温度敏感性。 这可能是由于cSiGe层和电介质层之间界面的质量所导致的，该质量是通过PMOS器件中的沟道缺陷或界面陷阱密度(Dit)进行量化的。因此，需要改进的半导体工艺和器件来克服如上所述的现有技术存在的问题。对于本领域的技术人员，在参照随后的附图和具体实施方式来阅读本专利申请的剩余部分之后，传统工艺和技术的其他局限和缺点将变得清楚。附图说明当结合随后的附图考虑以下的具体实施方式时，可以理解本专利技术并且得到其众多目的、特征和优点。图1是包括具有第一晶体结构的半导体层的半导体晶片结构的局部横截面图；图2示出图1之后的处理，其中，在将用于形成NMOS器件的半导体晶片结构的 NMOS区域上方形成掩模层；图3示出在将用于形成PMOS器件的半导体晶片结构的PMOS区域上方选择性形成薄的逆向渐变的外延SiGe层后的图2之后的处理；图4示出在正向渐变的外延SiGe层上方形成硅帽盖层(cap layer)后的图3之后的处理；图5示出在NMOS和PMOS区域中形成金属栅电极后的图4之后的处理；图6示出在NMOS和PMOS区域中注入第一源/漏区后的图5之后的处理；图7示出在注入间隔物周围的NMOS和PMOS区域中注入第二源/漏区后的图6之后的处理；以及图8图形地表示在示例性PMOS器件中的锗分布浓度，所述PMOS器件包括利用渐变的SiGe层和帽盖硅层形成的沟道区。应该理解，为了说明的简便和清晰起见，不必按比例绘制附图所示的元件。例如， 为了提升和提高清晰度和理解性，一些元件的尺寸相对于其他元件被夸大。另外，当适当考虑时，在附图之中重复附图标记来表示相应或类似的元件。具体实施例方式针对在用于形成PMOS器件和NMOS器件的半导体晶片衬底上制造高性能PMOS晶体管器件，描述了半导体制造工艺和所得的集成电路。通过在比临界驰豫厚度薄的压缩应变SiGe层(例如，大致50埃)上方形成薄硅帽盖层(例如，大致15埃)，可以选择性地控制半导体晶片中的PMOS器件的沟道应力状况，以制造具有有利于NMOS器件和PMOS器件这两者的应力状况的集成电路。在选择的实施例中，通过在双轴压缩、正向渐变的硅锗外延生长层和薄、反掺杂的硅帽盖层上形成PFET晶体管器件，在具有<100>沟道取向的硅衬底上 (即，在旋转45度的晶片或衬底上)形成迁移率提高的PMOS器件。通过采用比第一阈值厚度测量更薄的双轴压缩沟道SiGe层以及比第二阈值厚度测量更厚的反掺杂硅帽盖层，与利用未帽盖的压缩SiGe沟道层形成的PMOS器件相比，实现了 DC性能的大大增强(例如， 根据压缩SiGe层中的锗掺杂分布，观察到的迁移率提高至少达到23 %至35 % )。通过正向渐变SiGe中的锗的量以使得在与硅帽盖层的界面处形成峰值，压缩SiGe层用于控制价带以便引起对空穴的量子限制，从而降低阈值电压和亚阈值斜率。在选择的实施例中，根据压缩SiGe层中的锗掺杂分布和硅帽盖层的厚度，按不同程度实现较低的阈值电压。通过采用各种公开的实施例，即使不认为传统<100>取向的硅衬底对应力是敏感的，在具有<100>沟道取向的半导体衬底上形成的PMOS晶体管也提供了应变增强的沟道区。现在，将参照附图来详细描述本专利技术的各种示例性实施例。虽然在以下的描述中阐述了各种细节，但是应该理解，可以在没有这些特定细节的情况下实施本专利技术，并且可以对本文描述的本专利技术进行众多实现方式特定的决定，以实现器件设计者的特定目的，例如遵照对于各个实现方式来说将彼此不同的工艺技术或设计有关的限制。虽然这种开发工作可能是复杂且耗时的，但是对于受益于本公开的本领域的普通技术人员来说，这将会是日常任务。例如，参照不包括每个器件特征或几何体的半导体器件的简化横截面图示出所选择的方面，以便避免限制或模糊本专利技术。本领域的技术人员使用这类描述和表达来描述其工作的实质内容并将其传达给本领域的其他技术人员。另外，虽然本文已经描述了特定的示例材料，但是本领域的技术人员将认识到，可以用具有近似特性的其他材料来替代，而不会损失功能。还注意到，在整个具体实施方式中，将形成和去除某些材料来制造半导体结构。在以下没有详细描述用于形成或去除这类材料的特定工序的情况下，所需的将是本领域技术人员用于以合适厚度生长、沉积、去除或者以其他方式形成这类层的传统技术。这类细节是众所周知的并且不必被视为教导本领域的技术人员来制作或使用本专利技术所必需的。现在参照图1，示出半导体晶片结构1的局部横截面图。结构1包括形成在具有第一晶体取向的半导体衬底10上或者作为该半导体衬底10的一部分的半导体层12。另外示出的是浅沟槽隔离14，其将层12分成单独的区域。根据正被制造的晶体管器件的类型，半导体层10、12可以被实现为体硅(bulk silicon)衬底、单晶硅(掺杂或未掺杂)、绝缘体上半导体(SOI)衬底或例如包括Si、SiC、SiGe、SiGeC, Ge、GaAs, InAs, InP以及其他 III/V或II/VI化合物半导体的任何半导体材料或者其任何组合，并且可以可选地形成为体处理晶片。半导体层10、12具有<100>的沟道晶体取向。虽然没有示出，但是用于NMOS 器件区域96和用于PMOS器件区域97的层12的材料可以不同。并且，对于任何FET类型 (NM0S或PM0S)，层12可以由多个材料堆本文档来自技高网...
【技术保护点】
１．一种用于形成ＰＭＯＳ场效应晶体管器件的半导体制造工艺，包括：提供晶片，所述晶片包括第一半导体层；形成硅锗的压缩第二半导体层，所述硅锗的压缩第二半导体层被正向渐变为在所述第一半导体层的至少一部分上具有锗；在所述压缩第二半导体层上形成反掺杂硅的第三半导体层；以及形成上覆于所述第三半导体层的至少ＰＭＯＳ栅结构以限定ＰＭＯＳ晶体管沟道区，所述ＰＭＯＳ晶体管沟道区包括所述ＰＭＯＳ栅结构下方的所述压缩第二半导体层的至少一部分。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：丹尼尔·G·特克莱亚布，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US
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