【技术实现步骤摘要】
本专利技术涉及一种具有抗ESD器件的芯片结构，尤其是一种薄外延片上抗辐射 EEPROM芯片的抗ESD器件结构，属于集成电路的
技术介绍
EEPROM (Electrically Erasable Programmable Read-Only Memory) 作为 非挥发存储设备，大量用于航空与航天领域。但是由于空间应用环境的复杂性，ESD (Electro-Static discharge)保护结构受到一定的破坏，使得常规的ESD保护结构不再有保护芯片内部电路的能力，静电放电对CMOS电路的可靠性构成了很大威胁。另一方面，单粒子闭锁SEL发生于CMOS电路中。由于CMOS电路固有的PNPN四层结构，构成了寄生的可控硅结构。在正常情况下，寄生的可控硅处于高阻关断状态。粒子的入射可触发其导通，由于可控硅的正反馈特性，流过的电流不断增大，进入大电流再生状态，即发生闭锁。目前发现重离子和质子都可以导致单粒子闭锁。抗单粒子闭锁SEL效应的解决办法是通过加薄外延和在管子周围加保护环的办法解决。但是在使用薄外延的时候，薄外延会影响NMOS结构的抗ESD能力。采用P型...
【技术保护点】
１． 一种薄外延片上抗辐射ＥＥＰＲＯＭ芯片的抗ＥＳＤ器件结构，包括Ｐ型衬底（９）及位于所述Ｐ型衬底（９）上的Ｐ型外延层（４），所述Ｐ型外延层（４）上设有ＥＥＰＲＯＭ结构及用于抗ＥＳＤ的ＭＯＳ管，所述ＭＯＳ管包括位于Ｐ型外延层（４）内的源区（１）、漏区（２）及位于Ｐ型外延层（４）上方的多晶栅（３），所述源区（１）及漏区（２）对应的侧壁上设有轻掺杂漏区（１２），所述轻掺杂漏区（１２）与源区（１）及漏区（２）对应连接；其特征是：所述Ｐ型外延层（４）内设有第二埋层（１３），ＭＯＳ管的源区（１）、漏区（２）及对应连接的轻掺杂漏区（１２）分别被对应的第二埋层（１３）包覆，且对应包覆源区...
【技术特征摘要】
1.一种薄外延片上抗辐射EEPROM芯片的抗ESD器件结构，包括P型衬底(9)及位于所述P型衬底(9 )上的P型外延层(4)，所述P型外延层(4)上设有EEPROM结构及用于抗 ESD的MOS管，所述MOS管包括位于P型外延层(4)内的源区(1 )、漏区(2)及位于P型外延层(4)上方的多晶栅(3)，所述源区(1)及漏区(2)对应的侧壁上设有轻掺杂漏区(12)，所述轻掺杂漏区(12)与源区(1)及漏区(2)对应连接；其特征是所述P型外延层(4)内设有第二埋层(13)，M0S管的源区(1)、漏区(2)及对应连接的轻掺杂漏区(12)分别被对应的第二埋层(13)包覆，且对应包覆源区(1)及漏区(2)的第二埋层(13)通过P型外延层(4)相隔离；第二埋层(13)在P型外延层(4)内延伸位于多晶栅(3)的正下方。2.根据权利要求1所述的薄外延片上抗辐射EEPROM芯片的抗ESD器件结构，其特征是所述多晶栅(3)与P型外延层(4)间设有栅氧化层(15)，所述栅氧化层(15)的端部分别延伸至轻掺杂漏区(12)与源区(1)及漏区(2)的结合部；栅氧化层(15)与轻掺杂漏区 (12)及第二埋层(13)相接触；栅氧化层(15)上设有侧墙(14)，所述侧墙(14)位于多晶栅 (3)的外圈。3.根据权利要求1所述的薄外延片上抗辐射EEPROM芯片的抗ESD器件结构，其特征是所述多晶栅(3)呈环形，所述漏区(2)位于多晶栅(3)的环形结构内，源区(1)位于多晶栅(3)环形结构外。4.根据权利要求3所述的薄外延片上抗辐射EEPROM芯片的抗ESD器件结构，其特征是所述漏区(2)上设有若干...
【专利技术属性】
技术研发人员：李博，封晴，田海燕，王晓玲，赵力，孙佩，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：32
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