具有区间匹配功能的CAM存储单元、字电路及存储器制造技术

本实用新型专利技术提出一种具有区间匹配功能的CAM存储单元、CAM字电路和CAM存储器。其中，该具有区间匹配功能的CAM存储单元包括读写及存储单元100、第一MOS管MN1、第二MOS管MN2、第三MOS管MN3、第四MOS管MN4、相互串联的第五MOS管MN5和第六MOS管MN6、以及相互串联的第七MOS管MN7和第八MOS管MN8。本实用新型专利技术实施例能够有效地改善电路的漏电功耗。同时，本实用新型专利技术实施例还能给在不增加晶体管个数的基础上有效地加快操作控制字的写入时间，从而能够极大地提高CAM存储器的性能。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及集成电路制造
，特别涉及一种具有区间匹配功能的 CAM(按内容寻址存储器)存储单元、CAM字电路和CAM存储器。
技术介绍
按内容寻址存储器(CAM)在主节点路由器中有着非常重要的应用，市场广阔。具有区间匹配功能的CAM(在此称之为RCAM)能大大加快CAM的存储以及搜索效率。2009年，J-W Zhang等人提出了一种快速的区间匹配电路，速度得到了很大的提高。具体内容可参见 J. -W. Zhang, Μ. -Y. Yu, B. _D. Liu, et al. A High-Speed andEDP-Efficient Range-Matching Scheme for Packet Classification. IEEE Trans. Circuits Syst. II. 2009,56 (9) :729_733。如图1所示，为现有技术的CAM存储单元的结构图。如图2所示，为现有技术中电路工作状态示意图。参照图1，CAM存储单元主要由一位SRAM单元、一条EQ通道和一条GE 通道组成。EQ通道主要是用来处理SL和D “相等”情况的，而GE通道主要是用来处理SL 大于等于D情况的。搜索数据SK通过搜索线SL送入，而存储数据SD通过位线BL/BL# (这里BL#是BL的逻辑“非”)存到D点。OPGE是操作控制信号(0PGE#是OPGE的逻辑“非”信号)。当0PGE = ι时表示“大于等于”操作，即是否满足SL彡D。当OPGE = 0时表示“小于等于”操作，即是否满足SLS D。由图可见，电路仅由18个晶体管组成。SRAM单元用来存储数据。当字线WL为高电平时，数据通过位线BL/BL#存入D点。EQ和GE通道用来实现区间匹配功能。当SL = D时，节点P为高电平，传输管丽1和丽2打开。否则，若SL兴D 时，节点P为低电平，传输管丽1和丽2关闭，而丽3打开。此时，如果SL>D且0PGE = 1 时，则MN4打开。否贝丨」，如果SL<D且0PGE = 1，或者SL>D且0PGE = 0，丽4关闭。图2 给出了 RMC的真值表。现有该CAM存储单元的缺点是电路漏电功耗非常高。主要原因是图1中的P点达不到全电压摆幅，从而导致反相器INV的漏电功耗较高。具体来说，由于P电的高电平是从左右两个NMOS管(MN5、MN6)传输过来，而NMOS管传输的的最高电平为VDD_Vth，其中。Vdd 为电源电压，Vth为NMOS管的阈值电压，即P点电压达不到全电压摆幅。因此当P点电压为 Vw-Vth时，反相器INV中的P管没有很好的关闭，而N管处于打开状态，参见图3。图3为现有技术中反相器INV电路结构图。因此，在反相器INV会有电流Is泄露，Is称为漏电流。 反相器的漏电流会导致很大的漏功耗，尤其在深亚微米工艺下，由于RCAM是由大量的重复性结构的RCAM单元组成，其占了 RCAM的绝大部分面积，因此反相器INV的漏电对RCAM总体的漏电造成很重要的影响。特别是在深亚微米工艺下。漏电功耗已经成为一个严重的问题。如图4所示，为现有技术中由多位CAM存储单元构成的单元模块。如图5所示，为现有技术中由多位CAM存储单元构成的字电路结构。从图中可以看出，如果假设共有M位单元，则现有CAM存储器的控制位OPGE连接了 2M个NMOS管，0PGE#也连接了 2M个NMOS管，因此增加了控制位OPGE的写入时间，其中，MSB-MostSignificant Bit称为高位，LSB-Least Significant Bit称为低位。此外，对于图5所示的字电路来说，其包括4个EQ链路(EQ_ chain)和4个GE链路(GE_Chain)，其中每个EQ链路和GE链路均由四个相互串联的CAM 存储单元构成，输出模块(0R5_gate)分别与4个Ge链路和最后一个EQ链路的传输相连， 其中，EQ链路之间相互串联，GE链路之间相互并联。该字电路还包括由OPEQ控制的选择模块。从图5之中可以看出与OPEQ相连的包括4个NMOS管和4个PMOS管，并且还需要产生 0PEQ# (0PEQ的逻辑非)，并且0PEQ#也与4个PMOS管相连，因此也增加了控制位OPEQ的写入时间。
技术实现思路
本技术的目的旨在至少解决上述技术缺陷，特别是解决目前CAM存储器漏电大，写入速度慢的缺陷。为达到上述目的，本技术一方面提出了一种具有区间匹配功能的CAM存储单元，包括读写及存储单元，所述读写及存储单元分别与字线WL以及位线BL相连，且所述读写及存储单元具有第一端D和第二端D#，其中，第二端D#为所述第一端D的逻辑非；第一 MOS管MNl和第二 MOS管MN2，所述第一 MOS管MNl和第二 MOS管MN2的第一端分别与第一输入EQ path和第二输入GE path相连，且所述第一 MOS管丽1和第二 MOS管丽2的第二端分别作为第一输出和第二输出；相互串联的第五MOS管丽5和第六MOS管MN6，所述第五 MOS管丽5和第六MOS管MN6的栅极分别与所述读写及存储单元的第一端D和第二端D#相连，且所述第五MOS管丽5的第一端与第三输入SL相连，所述第六MOS管MN6的第一端与第四输入SL#相连，所述第五MOS管丽5和第六MOS管MN6之间的节点与所述第一 MOS管丽1和第二 MOS管丽2的栅极均相连；相互串联的第七MOS管丽7和第八MOS管MN8，所述第七MOS管MN7和第八MOS管MN8的栅极分别与所述读写及存储单元的第二端D#和第一端D相连，且所述第七MOS管丽7的第一端与第三输入SL相连，所述第八MOS管MN8的第一端与第四输入SL#相连，其中，所述第四输入SL#为所述第三输入SL的逻辑非；第三MOS 管MN3，所述第三MOS管丽3的栅极与所述第七MOS管丽7和第八MOS管MN8之间的节点相连，且所述第三MOS管丽3的第一端与所述第二输入GE path相连；和第四MOS管MN4，所述第四MOS管MN4的栅极与所述第三输入SL相连，所述第四MOS管MN4的第一端与所述第三MOS管丽3的第二端相连，且所述第四MOS管MN4的第二端接地。在本技术的一个实施例中，所述第一 MOS管丽1至所述第八MOS管MN8均为 NMOS 管。在本技术的一个实施例中，所述读写及存储单元进一步包括相互反向并联的第一反相器和第二反相器，所述第一反相器和所述第二反相器之间的两个节点分别为第一端D和第二端D# ；和第九MOS管MN9和第十MOS管MN10，所述第九MOS管MN9和第十MOS 管丽10的栅极分别与所述字线WL相连，且所述第九MOS管MN9和第十MOS管丽10的第一端分别与所述第一端D和第二端m相连，且所述第九MOS管MN9的第二端与第一位线BL 相连，所述第十MOS管丽10的第二端与第二位线BL#相连。 在本技术的一个实施例中，所述第九MOS管MN9和第十MOS管丽10均为NMOS管。本技术实施例再一方面还提出了一种具有区间匹配功能的CAM单元模块，包括:M个相互串联的如上所述的CAM存储单元，其中，所述第N-I个CAM存储单元的第一输出与所述第N个CAM存储单元的第一输入EQ path相连，且所述第本文档来自技高网...

【技术保护点】
１．一种具有区间匹配功能的ＣＡＭ存储单元，其特征在于，包括：读写及存储单元，所述读写及存储单元分别与字线（ＷＬ）以及位线（ＢＬ）相连，且所述读写及存储单元具有第一端（Ｄ）和第二端（Ｄ＃），其中，第二端（Ｄ＃）为所述第一端（Ｄ）的逻辑非；第一ＭＯＳ管（ＭＮ１）和第二ＭＯＳ管（ＭＮ２），所述第一ＭＯＳ管（ＭＮ１）和第二ＭＯＳ管（ＭＮ２）的第一端分别与第一输入（ＥＱ　ｐａｔｈ）和第二输入（ＧＥ　ｐａｔｈ）相连，且所述第一ＭＯＳ管（ＭＮ１）和第二ＭＯＳ管（ＭＮ２）的第二端分别作为第一输出和第二输出；相互串联的第五ＭＯＳ管（ＭＮ５）和第六ＭＯＳ管（ＭＮ６），所述第五ＭＯＳ管（ＭＮ５）和第六ＭＯＳ管（ＭＮ６）的栅极分别与所述读写及存储单元的第一端（Ｄ）和第二端（Ｄ＃）相连，且所述第五ＭＯＳ管（ＭＮ５）的第一端与第三输入（ＳＬ）相连，所述第六ＭＯＳ管（ＭＮ６）的第一端与第四输入（ＳＬ＃）相连，所述第五ＭＯＳ管（ＭＮ５）和第六ＭＯＳ管（ＭＮ６）之间的节点与所述第一ＭＯＳ管（ＭＮ１）和第二ＭＯＳ管（ＭＮ２）的栅极均相连；相互串联的第七ＭＯＳ管（ＭＮ７）和第八ＭＯＳ管（ＭＮ８），所述第七ＭＯＳ管（ＭＮ７）和第八ＭＯＳ管（ＭＮ８）的栅极分别与所述读写及存储单元的第二端（Ｄ＃）和第一端（Ｄ）相连，且所述第七ＭＯＳ管（ＭＮ７）的第一端与第三输入（ＳＬ）相连，所述第八ＭＯＳ管（ＭＮ８）的第一端与第四输入（ＳＬ＃）相连，其中，所述第四输入（ＳＬ＃）为所述第三输入（ＳＬ）的逻辑非；第三ＭＯＳ管（ＭＮ３），所述第三ＭＯＳ管（ＭＮ３）的栅极与所述第七ＭＯＳ管（ＭＮ７）和第八ＭＯＳ管（ＭＮ８）之间的节点相连，且所述第三ＭＯＳ管（ＭＮ３）的第一端与所述第二输入（ＧＥ　ｐａｔｈ）相连；和第四ＭＯＳ管（ＭＮ４），所述第四ＭＯＳ管（ＭＮ４）的栅极与所述第三输入（ＳＬ）相连，所述第四ＭＯＳ管（ＭＮ４）的第一端与所述第三ＭＯＳ管（ＭＮ３）的第二端相连，且所述第四ＭＯＳ管（ＭＮ４）的第二端接地。...

【技术特征摘要】

【专利技术属性】
技术研发人员：张建伟，吴国强，吴志刚，沙建军，
申请(专利权)人：大连市恒珑科技发展有限公司，
类型：实用新型
国别省市：91