log2型匹配线电路制造技术

本发明专利技术提出了一种可适用于CAM（Content Addressable Memory）等结构的log2型匹配线电路，该log2型匹配线电路包括：h级电路，所述h为正整数，所述h级电路的第一级电路与时钟信号连接，所述h级电路的第j级电路包括2j-1个门电路，所述第j级电路的每一个门电路与第j+1级电路的两个门电路连接，所述j=1,2，…，h-1，h。本发明专利技术的log2型匹配线电路由多级门电路构成，在数据位数较宽时能大大缩减组成字电路的门的级数，提高电路的工作速度，且连线复杂度低，利于工程实现。本发明专利技术的匹配线电路所有的log2型匹配线电路同时启动，能够大大缩减组成字电路的门的级数，进一步提高速度。

【技术实现步骤摘要】
log2型匹配线电路
本专利技术涉及可寻址存储器
，特别涉及一种增强型PF-CDPD（Pseudo-FootlessClock-and-DataPre-chargedDynamic,伪无脚时钟和数据预充电动态）与门电路及log2型匹配线电路。
技术介绍
大扇入的与门结构是集成电路里经常用到的电路，尤其是在按内容寻址存储器中，更需要采用大扇入的与门或与非门来进行搜索匹配操作。对于大扇入的与门结构，传统的方式是采用多米诺结构，如图1(a)所示，与逻辑门组成的电路比较，该多米诺电路的优点是功耗低，速度快，其缺点是每一级电路都需要时钟来驱动，总的时钟负载较大。为减少时钟负载，一种方法是采用图1(b)所示的时钟和CDPD与门电路，在这种电路结构中，时钟并不是由全局时钟提供，而是每一级的电路输出作为后一级的时钟使用，这样总的时钟负载大大降低，同时，从概率角度看，后级电路启动的概率小，电路功耗可以进一步降低。对于图1（b）中所示的CDPD与门电路，串联的下拉晶体管的中间节点N1，N2…，Nn在每一次预充电过程中都被充到高电平VDD-VTH，这里VDD是电源电压，VTH是下拉晶体管的阈值电压，然后在求值期间又放电到0。CDPD与门电路在每次预充电过程中会有大量下拉晶体管的寄生电容被充电，增加了电路的功耗同时也降低了求值阶段的电路翻转速度，为降低这种结构的CDPD与门电路的功耗，2005年台湾的Jinn-ShyanWang等人提出了改进的电路PF-CDPD与门电路，如图1（c）所示，这种结构的电路在预充电阶段，节点N1到Nn可以不用预充，因此电路功耗可以得到很大降低。虽然PF-CDPD与门电路结构性能较好，应用广泛，但是这种结构存在着局限性。随着时代的发展，计算机技术的进步，人们对于电子芯片可处理的数据量的要求越来越大，对数据的位数要求越来越宽。而PF-CDPD与门电路存在着下拉通道深度不能太大的问题导致数据位数不能太宽。具体说来，如图2所示，MF是弱反馈管，M0到Mn-1是PF-CDPD与门电路下拉通道上的下拉晶体管。电路工作以预充-求值的方式工作。预充时in=0，此时Q点被预充到高电平；求值时in=1,此时Q点由下拉通道导通情况决定。存在两种互相制约的情况。情况一，在M0关断，M1到Mn-1导通的情况下，电路Q点应该保守高电平，输出不发生翻转。此时M1到Mn-1的寄生电容与Q点发生电荷共享，导致Q点电位下降最大，也称最坏情况。当串联NMOS管增加时，由于下拉通道上寄生电容的增加导致Q点电位加剧降低，因此MF要有一定的上拉能力，保证此时Q点还保持在高电平，输出电路不发生错误翻转。保证MF管子的上拉能力可以通过使管子长度减小或者宽增大的方法来实现。情况二，如果，当M0到Mn-1的栅极接高电平，M0到Mn-1都打开时，Q点电位应该为低电平，输出发生翻转。如果MF上拉能力过强，或者串联的M0到Mn-1的等效下拉能力太弱，导致Q点不能被下拉通道下拉到0电位，电路不能发生翻转，此时电路便发生错误。为了增加数据位数，减少字电路的门级数，需要增加单个门上串联的下拉晶体管的个数。但是当串联的下拉晶体管增加时，为保证上述第一种情况的正确，需要增加反馈管MF的上拉能力；而另一方面，为保证上述第二种情况的正确，需要减小MF的上拉能力。这就产生了矛盾，出现不能同时满足第一、第二种情况的时候。因此，图2所示的电路中，反馈管MF严重限制了最大可串联的下拉晶体管的个数，也就严重增加了字电路的PF-CDPD与门电路级数，即增加了字电路延迟。为了解决这个问题，Chung-Hsien等人提出了在求值开始时弱化反馈管的反馈作用的一种基于异或逻辑的条件反馈结构，异或门的作用是延缓反馈管起反馈作用的时间，从而能降低噪声，弱化求值开始时反馈管的作用。而在求值过程中，反馈管又能正常作用。这种方法虽然奏效，但是需要增加异或门，这显著增加了版图面积及连线复杂度。可见，如何减小反馈管的影响，增加PF-CDPD与门电路可串联的晶体管个数是一个研究热点，是一个亟待解决的问题。匹配线中门电路的连接方式会影响匹配线的总延迟及功耗。因此，匹配线电路结构是一个研究热点。Jinn-ShyanWang等人提出了树形匹配线结构，一级与门后可以按照树形方式分成上下2个支路，每个支路还可以再分成上下两个支路。此种结构在数据位数较多时会增加级数，从而增加了电路延迟，影响了电路速度。Po-TsangHuang等人提出了蝶形匹配线结构，一级与门之后按照蝶形方式增加后级连接。此种结构虽然功耗较低，但是电路连接过于复杂，难于布局和绘制电路版图，不适合工程应用。因此，如何增加匹配线电路的字线位数，降低功耗，减少电路延迟也是一个亟待解决的问题。
技术实现思路
本专利技术旨在至少解决现有技术中存在的技术问题，特别创新地提出了一种增强型PF-CDPD与门电路及一种log2型匹配线电路。为了实现本专利技术的上述目的，根据本专利技术的第一个方面，本专利技术提供了一种增强型PF-CDPD与门电路，其包括反馈管，n个下拉晶体管以及由时钟信号驱动的时钟晶体管，所述时钟晶体管将n个下拉晶体管分为上下两部分，所述下拉晶体管的上部分的晶体管的个数为x，所述下拉晶体管的下部分的晶体管的个数为y，所述n=x+y，所述x、y为正整数。本专利技术的增强型PF-CDPD与门电路的时钟驱动的时钟晶体管的位置的不同，能够增加预充电阶段存储的电荷量，使一级PF-CDPD与门电路上可以串联更多的下拉晶体管，从而减少字电路的门级数，减小字电路延迟。为了实现本专利技术的上述目的，根据本专利技术的第二个方面，本专利技术提供了一种log2型匹配线电路，其包括：h级电路，所述h为正整数，所述h级电路的第一级电路与时钟信号连接，所述h级电路的第j级电路包括2j-1个门电路，所述第j级电路的每一个门电路与第j+1级电路的两个门电路连接，所述j=1,2，…，h-1，h。本专利技术的log2型匹配线电路在数据位数较宽时能大大缩减组成字电路的门级数，提高电路的工作速度，且连线复杂度低，利于工程实现。为了实现本专利技术的上述目的，根据本专利技术的第三个方面，本专利技术提供了一种匹配线电路，其包括至少两个本专利技术的log2型匹配线电路，所述的至少两个log2型匹配线电路的最后一级电路的所有门电路的信号通过与门输出。本专利技术的匹配线电路的所有log2型匹配线电路同时启动，能够大大缩减组成字电路的门级数，进一步提高速度。本专利技术的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本专利技术的实践了解到。附图说明本专利技术的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：图1是现有的几种与门电路结构示意图；图2是PF-CDPD与门电路的结构示意图；图3是本专利技术增强型PF-CDPD与门电路在预充电阶段与求值阶段的寄生电荷共享示意图；图4是本专利技术log2型匹配线电路示意图；图5是本专利技术匹配线电路示意图。具体实施方式下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能理解为对本专利技术的限制。在本专利技术的描述中，需要理解的是，本文档来自技高网...

【技术保护点】
一种log2型匹配线电路，其特征在于，包括：h级电路，所述h为正整数，所述h级电路的第一级电路与时钟信号连接，所述h级电路的第j级电路包括2j‑1个门电路，所述第j级电路的每一个门电路与第j+1级电路的两个门电路连接，所述j=1,2，…，h‑1，h。

【技术特征摘要】
1.一种匹配线电路，其特征在于，包括至少两个log2型匹配线电路，所述至少两个log2型匹配线电路的最后一级电路的所有门电路的信号通过与门输出，其中，所述log2型匹配线电路，包括：h级电路，所述h为正整数，所述h级电路的第一级电路与时钟信号连接，所述h级电路的第j级电路包括2j-1个门电路，所述第j级电路的每一个门电路与第j+1级电路的两个门电路连接，所述j＝1,2，…，h-1，h，所述门电路为增强型PF-CDPD与门电路，其中，所述增强型PF-CDPD与门电路包括：反馈管，n个下拉晶体管以及由时钟信号驱动的时钟晶体管，所述时...

【专利技术属性】
技术研发人员：张建伟，吴国强，吴志刚，沙建军，殷存禄，
申请(专利权)人：大连市恒珑科技发展有限公司，
类型：发明
国别省市：辽宁;21