可寻址内容的存储单元制造技术

一种可寻址内容记忆单元具有一第一记忆单元（１），其系电连接至一比较器单元（２），该比较器单元（２）系由至少八个晶体管（Ｔ１至Ｔ１３）所构成，且各至少四个晶体管（Ｔ１至Ｔ４；Ｔ９；Ｔ１０）系配置于一第一电路部分（ＳＴ１）内，且至少四晶体管（Ｔ５至Ｔ８，Ｔ１１至Ｔ１３）系配置于一第二电路部分（ＳＴ２）内，而各电路部分（ＳＴ１，ＳＴ２）系具有至少二电路分支。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术系关于一种可寻址内容之记忆单元，其具有一用于储存数据之第一记忆单元，该第一记忆单元系电连接至一第一位对，以自该第一记忆单元传输数据，以及传输数据至该第一记忆单元与一比较器单元。可寻址内容记忆单元(CAM，Content Addressable Memory)通常使用于集成电路中。CAM是一种内存，除了读写存取之外，亦能够用以搜寻一入口。在搜寻过程中，一搜寻字符系用以与一串已储存数据进行比较；无论该搜寻字符是否与该已储存数据对应，均视为各别储存字符。CAM的一个本质上之特征为各别储存字符系基于字符本身之内容而被加以识别，取代了在例如习惯常用的数字内存中，利用其在内存配置中地址之搜寻方式。一CAM包含了记忆单元配置或是数组，其通常配置于一由行与列所组成的矩阵中。各记忆单元储存了一单独的数字信息位；该等位系储存于一列或是一连串的存储元件内，而形成了一储存字符。在调整或命中(Hit)操作中，所输入数据的各搜寻字符系应用于所有列中，且对于各列而言，一个关于该字符搜寻是否对应至已储存之字符的指示系于该处产生。可寻址内容之记忆单元可设计为二元或三元之CAM。一个二元CAM能够储存两种信息状态，即一逻辑第一状态“1”与一逻辑第二状态“0”；二元CAM典型上具有一RAM(随机存取记忆)单元与一比较器单元。该比较器单元系对比较数据与储存于RAM单元数组中的数据进行比较，并在调整操作中，针对一预定状态而控制一调整线。二元CAM之该等行能够逐渐被储存在一或复数罩幕缓存器内之外部罩幕资料遮蔽。三元CAM系为能够于比较操作中储存三种状态之记忆芯片，意即第一逻辑状态、第二逻辑状态，以及所谓的“无关”(don’t care)状态。三元CAM通常在第一RAM单元数组之外，亦具有一第二RAM单元数组，或是一用以储存各CAM单元中的局部罩幕数据之第二RAM单元数组。举例而言，一以太网络(Ethernet)路由器系储存了表示网际协议(IP，Internet Protocol)地址且被分配至连接埠并发送之连接资料，在此情形中，该等IP地址系储存在一CAM单元数组内。当一IP数据封包被传输时，在该CAM单元数组中便产生了一IP地址搜寻；当该IP地址被找到与调整线被激活时，该调整线便续而驱动一RAM单元数组而储存该连接端口号码于其中。然而，在一般使用中，并非为完全的IP地址，通常仅为部分且依序地描述网络中一特定之区域；为了这个目的，则定义了所谓的网络屏蔽，其系为了使该等IP地址与一网络联系，而指定IP位指中哪些位必须对应。此处所存在的问题是，并非所有网络区域的屏蔽都相同，且需要储存，这表示对于CAM单元数组而言，所储存之该等IP地址的各单独位必须被各别遮蔽且直接以IP地址之各位储存屏蔽信息。特别是新颖的芯片构造系为了复数协议而建构，这表示屏蔽功能必须在各单独应用间改变，该屏蔽功能必须能够藉以而可编程化。本质上一个二元CAM的示例系由处理器中的高速缓存(CacheMemory)而提供，这使一CPU(中央处理单元，Central ProcessingUnit)的资料存取比一外部RAM为快。高速缓存储存已存在数据或是最后所处理的数据，由于后者能够被进一步处理的可能性相当高。此处所储存的地址区域总是在改变，因此所联系的地址字符总是根据各资料字符而储存；一地址字符搜寻便藉CAM而由此产生，并输出所联系得资料字符。第1图描述了一个习惯上使用的CAM单元，该CAM单元具有一习知的调整或命中逻辑单元102；各CAM单元在一所储存字符中储存一资料位。在CAM单元中，一记忆单元101包含了两个以触发器(flip-flop)形式而连接的反向器101a与101b。第2图描述了具有两n型晶体管201b、201d与两p型晶体管201a、201c的触发器之习用实施方式；该触发器具有两种状态，信号“a”在其中一种状态中较高，而在另一状态中较低，且信号“b”系总是为“a”的补偿。位线BL与BLQ系藉由存取闸极而连接至该记忆单元101，如此处所描述之晶体管103与104。一字符线WL系连接至各存取晶体管之闸极终端，并向外延伸至同一字符列中的其它单元；该调整逻辑单元102系连接至该记忆单元与位线。所述之调整逻辑单元102包含了一由MV指定之输出，并指示一对应的存在。第1图中的传统CAM之操作方式系叙述如下。该位线BL与BLQ具有两种功能第一为读/写功能，以及其次的调整或命中功能；为了执行一读/写功能，则使用字符线WL来激活存取晶体管103与104，位线BL与BLQ以及该记忆单元101的两终端间之电连接系因此而产生，当连接产生时，该位线能够读取记忆单元101的状态或写入一状态至该单元。当该存取晶体管103与104解除激活，该记忆单元101系与该两位线BL与BLQ隔离；在这样的情形中，BL与BLQ系被以调整功能而使用，且设定一状态至其中一位线。若BLQ的状态对应至信号“a”之状态，则该MV信号为浮动；若未对应，MV则被拉低。假设为了检查“a”是否是高状态，一高信号被输至位线BLQ而一低信号被输至BL。若“a”为高状态，则晶体管102b为开启、晶体管102a为关闭(由于BL是低的)、晶体管102d为关闭(因为“b”是低的)，且晶体管102c由于高信号存在于BLQ而为开启；MV因此而为浮动的并藉以指示一对应。若“a”是低状态，晶体管102b与102a则为关闭，而晶体管102d与102c为开启(因为高BLQ且“b”是高状态)，MV因此而被拉至一低状态，并藉以指示一对应。因此明显的是，当存取晶体管103与104为关闭且该记忆单元1与位线BL、BLQ隔离时，能够使用该调整逻辑单元102来检查位线与单元中所储存资料之间的对应。在CAM对应搜寻中，习知技术已经在规格中以一或多个位具体指定了搜寻字符“无关(don’t care)”。该规格中“无关”表示CAM系指示了一个独立于其所储存位的对应。一种用以指明搜寻字符中“无关”的技术系藉由将位线BL与BLQ均拉至低状态而提供。指明搜寻字符中“无关”的技术仅仅在搜寻字符范围中有用处；例如，为了搜寻所有在1011000与1011111范围中之字符时，可能指明该搜寻字符为1011XXX(其中X表示“无关”)，此搜寻字符会对应至落在这个范围内的所有字符。因此，该项技术通常仅使用于连续字符的范围；相较之下，不连续的范围则需要复数个搜寻字符。特别是当CAMs被使用于智能卡之应用时，由于未授权的存取仅能够避免于不适当的范围，因而具有浮动节点的CAM是不利的。同样的，对于未授权之存取，二元CAM因无法完全由静态闸组成及/或以降低之层级操作，而仅能够提供相对较差的保护。美国专利说明US 6,101,116中揭露了一种由六个晶体管建构而成的CAM单元；该CAM单元具有一个由一对反馈反向器与两存取晶体管所组成之SRAM(静态随机存取记忆)单元；该SRAM单元于两反向器之一所具有的一输出节点上储存一资料数值，并在另一反向器的输出节点上储存一反向资料数值。该两存取晶体管各连接于一输出节点与一调整线之间；该调整线藉由该等存取内存而连接，使得该调整线能够在存取晶体管开启时电连接至SRAM单元的输出节点；资料线则电连接至该等存取晶体管的闸极终端。另一种特别为三本文档来自技高网...

【技术保护点】
一可寻址内容记忆单元，具有：一用于储存数据之第一记忆单元（１），该记忆单元系由两存取晶体管（Ｚ１，Ｚ２）与两反向器（Ｉ１，Ｉ２）所构成，该等存取晶体管（Ｚ１，Ｚ２）系连接至一第一字符线（ＷＬ１），一第一位线对（ＢＬＰ １，ＢＬＱＰ１），用于自该记忆单元（１）传输数据以及传输数据于该记忆单元（１），该两第一位线（ＢＬＰ１，ＢＬＱＰ１）系电连接至该第一记忆单元（１），一比较器单元（２），其系电连接至该第一记忆单元（１），以及一调整线（ＡＬ）， 其系电连接至该比较器单元（２），其特征在于：该比较器单元（２）具有一第一电路部分（ＳＴ１）与一第二电路部分（ＳＴ２），其各具有二电路分支、至少二晶体管（Ｔ１至Ｔ４；Ｔ５至Ｔ８）系配置于各该等电路分支中。

【技术特征摘要】
DE 2002-3-18 10211957.01.一可寻址内容记忆单元，具有一用于储存数据之第一记忆单元(1)，该记忆单元系由两存取晶体管(Z1，Z2)与两反向器(I1，I2)所构成，该等存取晶体管(Z1，Z2)系连接至一第一字符线(WL1)，一第一位线对(BLP1，BLQP1)，用于自该记忆单元(1)传输数据以及传输数据于该记忆单元(1)，该两第一位线(BLP1，BLQP1)系电连接至该第一记忆单元(1)，一比较器单元(2)，其系电连接至该第一记忆单元(1)，以及一调整线(AL)，其系电连接至该比较器单元(2)，其特征在于该比较器单元(2)具有一第一电路部分(ST1)与一第二电路部分(ST2)，其各具有二电路分支、至少二晶体管(T1至T4；T5至T8)系配置于各该等电路分支中。2.如申请专利范围第1项之可寻址内容记忆单元，其特征在于在该比较器单元(2)之该第一电路部分(ST1)与该第二电路部分(ST2)所分别具有之该等电路分支中，该至少二晶体管于各情形下系为串联连接。3.如申请专利范围第1项或第2项中任一项之可寻址内容记忆单元，其特征在于该第一电路部分(ST1)之至少四晶体管(T1至T4)系为第一类型，而该第二电路部分(ST2)之至少四晶体管(T5至T8)系为第二类型。4.如前述各项申请专利范围中任一项之可寻址内容记忆单元，其特征在于该第一电路部分(ST1)之该二电路分支系各藉由一第一端经一第一节点而电连接至该调整线(AL)。5.如前述各项申请专利范围中任一项之可寻址内容记忆单元，其特征在于该第一电路分支之至少一晶体管(T1)系藉其闸极端而电连接至该第一记忆单元(1)之一第一输出，而该第二电路分支之至少一晶体管(T2)系藉其闸极端而电连接至该第一记忆单元(1)之一第二输出。6.如前述各项申请专利范围中任一项之可寻址内容记忆单元，其特征在于该第二电路部分(ST2)之该等电路分支系藉由一第一端经该第一节点而电连接至该调整线(AL)。7.如前述各项申请专利范围中任一项之可寻址内容记忆单元，其特征在于该第二电路部分(ST2)之第一电路分支的一晶体管(T8)系藉其闸极端而电连接至该第一记忆单元(1)之第二输出，而该第二电路部分(ST2)之第二电路分支的一晶体管(T7)系藉其闸极端而电连接至该第一记忆单元(1)之一第一输出。8.如前述各项申请专利范围中任一项之可寻址内容记忆单元，其特征在于该第一电路部分(ST1)之第一电路分支的第二晶体管(T4)与该第二电路部分(ST2)之第一电路分支的第二晶体管(T5)系各藉由其闸极而电连接至该第一位线对中之第一位线(BLP1)或至一第二位线对之一第一位线(BLP2)，且该第一电路部分(ST1)之第二电路分支的第二晶体管(T3)与该第二电路部分(ST2)之第二电路分支的第二晶体管(T6)系各藉由其闸极而电连接至该第一位线对中之第二位线(BLQP1)或至该第二位线对之第二位线(BLQP2)。9.如前述各项申请专利范围中任一项之可寻址内容记忆单元，其特征在于该第一电路部分(ST1)之该二电路分支系各藉由一第二端经一第二节点而电连接至一供应电压电位(Vdd)。10.如前述各项申请专利范围中任一项之可寻址内容记忆单元，其特征在于该第二电路部分(ST2)之该二电路分支系各藉由一第二端而电连接至一接地电位(Vss)。11.如申请专利范围第1项至第7项中任一项之可寻址内容记忆单元，其特征在于八晶体管(T1至T8)配置于系根据申请专利范围第1项至第7项该比较器单元(2)内，该第一电路部分(ST1)之该第一电路分支系藉由其第二端而连接至一供应电压电位(Vdd)，而该第一电路部分(ST1)之该第二电路分支系藉由其第二端而连接至该供应电压电位(Vdd)，一第九与一第十晶体管(T9，T10)系配置于该比较器单元(2)内之该第一电路部分(ST1)，该二晶体管(T9，T10)系为第一类型，一第十一晶体管(T11)系与该比较器单元(2)内之该第二电路部分(ST2)串联连接，该晶体管(T11)系为第二类型，以及一第十二与一第十三晶体管(T12，T13)系与该比较器单元(2)串联连接，且藉由该电路分支之一端而与该调整线(AL)电连接，并藉由其另一端而与该接地电位连接，该二晶体管(T12，T13)系为第二类型。12.如申请专利范围第11项之可寻址内容记忆单元，其特征在于该第九晶体管(T9)系藉由一第一终端而连接至一供应电压电位(Vdd)，且藉由一第二终端而电连接至该比较器单元(2)内之该第一电路部分(ST1)之第一电路分支，并藉由其闸极终端至少连接至该第十晶体管(T10)之闸...

【专利技术属性】
技术研发人员：J哈特斯奇，W坎普，T科内蒙德，H塞德拉克，H塞尔德纳，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]