寻址与存储单元一体化双端口存储控制器制造技术

寻址与存储单元一体化双端口存储控制器，包括双端口RAM存储单元，两个独立读写端口的控制器，每个读写端口控制器包括命令寄存及地址暂存控制模块，组合逻辑电路模块，脉冲分配器，数据传输控制模块，地址通道控制模块，读写仲裁电路模块；该存储控制器应用FPGA设计硬连接电路，两个读写端口采用主/从选择方式的仲裁功能；具有普通双端口存储器的访问功能；且每个读写端口的存储控制器在读入命令、地址或需要写入的立即数后，在内部时序脉冲的控制下，按照命令要求自主完成立即数、直接、间接、基址+变址的寻址和存储单元的读或写，或存储单元之间的数据传输，实现一体化双端口存储控制器读写操作与微处理器执行其他指令序列的并行处理。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【专利摘要】寻址与存储单元一体化双端口存储控制器，包括双端口RAM存储单元，两个独立读写端口的控制器，每个读写端口控制器包括命令寄存及地址暂存控制模块，组合逻辑电路模块，脉冲分配器，数据传输控制模块，地址通道控制模块，读写仲裁电路模块；该存储控制器应用FPGA设计硬连接电路，两个读写端口采用主/从选择方式的仲裁功能；具有普通双端口存储器的访问功能；且每个读写端口的存储控制器在读入命令、地址或需要写入的立即数后，在内部时序脉冲的控制下，按照命令要求自主完成立即数、直接、间接、基址+变址的寻址和存储单元的读或写，或存储单元之间的数据传输，实现一体化双端口存储控制器读写操作与微处理器执行其他指令序列的并行处理。【专利说明】寻址与存储单元一体化双端口存储控制器
本技术涉及一种寻址与存储单元一体化双端口存储控制器，尤其涉及一种基于FPGA并行操作电路硬连接的寻址与存储单元一体化双端口存储控制器的操作控制电路及其时序控制。
技术介绍
现有的双端口存储器(RAM)是在一个存储器上具有两套完全独立的数据线、地址线和读写控制线，每一套数据线、地址线和读写控制线组成独立的读写端口，双端口 RAM最大的特点是存储的数据共享，允许两个独立的微处理器系统同时异步地访问存储单元，两个读写端口在没有对同一地址存储单元进行访问的情况下，每个独立的读写端口都具有普通存储器的读、写操作功能，即按照微处理器内部或外部的地址总线的地址值，直接对该地址的寄存器或存储单元进行读写操作，其功能较单一；对于间接寻址、基址加变址寻址等其它较为复杂的寻址方式，还涉及到地址的计算、地址数据的传输等过程，都是由微处理器完成；双端口存储器中的存储单元相互之间的数据传输，需要通过微处理器内部的某一个寄存器中转来实现存储单元相互之间的数据传输，即需要两条传输指令才能够完成存储器中的某一个存储单元的数据传输到另一个存储单元；存储器和寄存器的寻址过程，存储器中的存储单元相互之间的数据传输的过程将占用微处理器的指令执行时间，增加了微处理器执行程序指令流的负担，不利于提高执行指令序列的速度。
技术实现思路
本技术的目的在于提供一种基于FPGA并行处理的特点，应用FPGA设计硬连接控制电路，及其时序控制电路组成的寻址与存储单元一体化双端口存储控制器，这种寻址与存储单元一体化双端口存储控制器的一个读写端口的控制器被系统选中，从系统总线读入命令、地址或需要写入的立即数，在内部脉冲分配器的时序脉冲的控制下，自主完成命令所规定的寻址、地址计算和读写的操作功能，能够实现存储单元相互之间的数据传输，在执行存储器的写操作命令的过程中，不需要微处理器对寻址过程和写入操作再进行任何处理；在执行读操作命令的过程中，在内部时序脉冲作用下自主完成存储单元的寻址，系统按照时序要求对寻址与存储单元一体化双端口存储控制器发出读(RD)信号，将该存储单元的数据发送到系统的数据总线，充分应用了 FPGA的并行处理功能，实现读写命令操作与系统程序执行过程的并行处理，以解决上述已有技术存在的上述技术问题。解决上述技术问题的技术方案是:一种寻址与存储单元一体化双端口存储控制器，包括双端口 RAM存储单元以及两个完全独立的读写端口 A和读写端口 B，所述双端口RAM存储单元的基本结构与普通双端口 RAM存储器相同；其特征在于:所述双端口 RAM存储单元中设置有作为间接寻址和基址加变址寻址用的存储单元R0 — R31 ;所述读写端口 A和读写端口 B的寻址与存储单元一体化的时序控制方法和电路结构相同，只是主/从选择的控制逻辑相反，即当主/从选择线为“0”，读写端口 A为主控端口，读写端口 B为从控端口 ；当主/从选择线为“ I ”，则读写端口 A为从控端口，读写端口 B为主控端口 ；所述读写端口 A的控制电路包括命令寄存及地址暂存控制模块a，组合逻辑电路模块a，脉冲分配器a，数据传输控制模块a，地址通道控制模块a和读写仲裁电路模块a，实现所述双端口 RAM存储单元的读写端口 A的控制功能；所述读写端口 B的控制电路包括命令寄存及地址暂存控制模块b，组合逻辑电路模块b，脉冲分配器b，数据传输控制模块b，地址通道控制模块b和读写仲裁电路模块b，实现所述双端口 RAM存储单元的读写端口 B的控制功能；所述双端口 RAM存储单元与命令寄存及地址暂存控制模块a，数据传输控制模块a，地址通道控制模块a，读写仲裁电路模块a，命令寄存及地址暂存控制模块b，数据传输控制模块b，地址通道控制模块b，读写仲裁电路模块b连接；所述命令寄存及地址暂存控制模块a还与组合逻辑电路模块a，脉冲分配器a，数据传输控制模块a，地址通道控制模块a连接；所述组合逻辑电路模块a还与脉冲分配器a，数据传输控制模块a，地址通道控制丰旲块a连接；所述脉冲分配器a还与数据传输控制模块a，地址通道控制模块a，读写仲裁电路模块a连接；所述数据传输控制模块a还与地址通道控制模块a，读写仲裁电路模块a连接；所述地址通道控制模块a还与读写仲裁电路模块b连接；所述读写仲裁电路模块a还与读写仲裁电路模块b，地址通道控制模块b连接；所述命令寄存及地址暂存控制模块a在CS_1为“O”时，在系统WR_1信号的作用下，存储指令代码并译码，存储器间接寻址和基址+变址寻址存储单元地址值、偏移量和直接寻址的地址值并予以输出；如果还有第2个直接寻址的地址值，则在系统第二个WR_1信号的作用下，存储第2个直接寻址的地址值并予以输出；发出WR1_1或WR2_1脉冲信号作为脉冲分配器a工作的启动脉冲信号；在执行普通存储器读写功能指令时，复位脉冲分配器a ；所述命令寄存及地址暂存控制模块a被复位时，所有命令输出端为“ I ” ;对于写入数据的命令或双端口 RAM存储单元中的两个存储单元之间的数据传输命令，当该命令的命令参数写入所述命令寄存及地址暂存控制模块a之后，CS_1由“O” 一 “I” ；所述组合逻辑电路模块a的输入端与命令寄存及地址暂存控制模块a的11条命令输出端连接，还与脉冲分配器a的脉冲输出端连接；所述组合逻辑电路模块a的输出端是这些输入信号的逻辑组合，包括:与逻辑输出和或逻辑输出，所述与逻辑输出有由与门XIV?与门XIX构成的6个与门输出端；所述或逻辑输出有由或门XIII?或门X X XIV构成的22个或门输出端；所述脉冲分配器a作为内部时序脉冲发生器，输出脉冲①_1、脉冲②_1、脉冲③_1、脉冲④_1、脉冲⑤_1、脉冲⑥_1、脉冲⑦_1和脉冲⑧_1为组合逻辑电路模块a，数据传输控制模块a，地址通道控制模块a提供时序脉冲信号；所述脉冲分配器a还向命令寄存及地址暂存控制模块a输出复位信号；所述数据传输控制模块a在寻址功能控制_1信号、RD_1、WR_1、命令寄存及地址暂存控制模块a输出的WR2_1信号，脉冲分配器a (IV)输出的时序脉冲，以及组合逻辑电路模块a的与逻辑输出值的作用下，实现双端口 RAM存储单元的DB_11与DB_1总线的数据传输控制；并还在脉冲分配器a输出的时序脉冲和组合逻辑电路模块a的或逻辑输出值的作用下，按照所执行的命令输出RD_12和WR_12信号；所述地址通道控制模块a在组合逻辑电路模块a的输出逻辑值和脉冲分配器a输出的时序脉冲的作用本文档来自技高网...

【技术保护点】
一种寻址与存储单元一体化双端口存储控制器，包括双端口RAM存储单元（Ⅰ）以及两个完全独立的读写端口A和读写端口B，所述双端口RAM存储单元（Ⅰ）的基本结构与普通双端口RAM存储器相同；其特征在于：所述双端口RAM存储单元（Ⅰ）中设置有作为间接寻址和基址加变址寻址用的存储单元R0—R31；所述读写端口A和读写端口B的寻址与存储单元一体化的时序控制方法和电路结构相同，只是主/从选择的控制逻辑相反，即当主/从选择线为“0”，读写端口A为主控端口，读写端口B为从控端口；当主/从选择线为“1”，则读写端口A为从控端口，读写端口B为主控端口；?所述读写端口A的控制电路包括命令寄存及地址暂存控制模块a（Ⅱ），组合逻辑电路模块a（Ⅲ），脉冲分配器a（Ⅳ），数据传输控制模块a（Ⅴ），地址通道控制模块a（Ⅵ）和读写仲裁电路模块a（Ⅶ），实现所述双端口RAM存储单元（Ⅰ）的读写端口A的控制功能；所述读写端口B的控制电路包括命令寄存及地址暂存控制模块b（Ⅷ），组合逻辑电路模块b（Ⅸ），脉冲分配器b（Ⅹ），数据传输控制模块b（Ⅺ），地址通道控制模块b（Ⅻ）和读写仲裁电路模块b（ⅩⅢ），实现所述双端口RAM存储单元（Ⅰ）的读写端口B的控制功能；所述双端口RAM存储单元（Ⅰ）与命令寄存及地址暂存控制模块a（Ⅱ），数据传输控制模块a（Ⅴ），地址通道控制模块a（Ⅵ），读写仲裁电路模块a（Ⅶ），命令寄存及地址暂存控制模块b（Ⅷ），数据传输控制模块b（Ⅺ），地址通道控制模块b（Ⅻ），读写仲裁电路模块b（ⅩⅢ）连接；所述命令寄存及地址暂存控制模块a（Ⅱ）还与组合逻辑电路模块a（Ⅲ），脉冲分配器a（Ⅳ），数据传输控制模块a（Ⅴ），地址通道控制模块a（Ⅵ）连接；所述组合逻辑电路模块a（Ⅲ）还与脉冲分配器a（Ⅳ），数据传输控制模块a（Ⅴ），地址通道控制模块a（Ⅵ）连接；所述脉冲分配器a（Ⅳ）还与数据传输控制模块a（Ⅴ），地址通道控制模块a（Ⅵ），读写仲裁电路模块a（Ⅶ）连接；所述数据传输控制模块a（Ⅴ）还与地址通道控制模块a（Ⅵ），读写仲裁电路模块a（Ⅶ）连接；所述地址通道控制模块a（Ⅵ）还与读写仲裁电路模块b（ⅩⅢ）连接；所述读写仲裁电路模块a（Ⅶ）还与读写仲裁电路模块b（ⅩⅢ），地址通道控制模块b（Ⅻ）连接；所述命令寄存及地址暂存控制模块a（Ⅱ）在CS_1为“0”时，在系统WR_1信号的作用下，存储指令代码并译码，存储间接寻址和基址+变址寻址存储单元地址值、偏移量和直接寻址的地址值并予以输出；如果还有第2个直接寻址的地址值，则在系统第二个WR_1信号的作用下，存储第2个直接寻址的地址值并予以输出；发出WR1_1或WR2_1脉冲信号作为脉冲分配器a（Ⅳ）工作的启动脉冲信号；在执行普通存储器读写功能指令时，复位脉冲分配器a（Ⅳ）；所述命令寄存及地址暂存控制模块a（Ⅱ）被复位时，所有命令输出端为“1”；对于写入数据的命令或双端口RAM存储单元（Ⅰ）中的两个存储单元之间的数据传输命令，当该命令的命令参数写入所述命令寄存及地址暂存控制模块a（Ⅱ）之后，CS_1由“0”→“1”；所述组合逻辑电路模块a（Ⅲ）的输入端与命令寄存及地址暂存控制模块a（Ⅱ）的11条命令输出端连接，还与脉冲分配器a（Ⅳ）的脉冲输出端连接；所述组合逻辑电路模块a（Ⅲ）的输出端是这些输入信号的逻辑组合，包括：与逻辑输出和或逻辑输出，所述与逻辑输出有由与门ⅩⅣ～与门ⅩⅨ构成的6个与门输出端；所述或逻辑输出有由或门ⅩⅢ～或门ⅩⅩⅩⅣ构成的22个或门输出端；所述脉冲分配器a（Ⅳ）作为内部时序脉冲发生器，输出脉冲①_1、脉冲②_1、脉冲③_1、脉冲④_1、脉冲⑤_1、脉冲⑥_1、脉冲⑦_1和脉冲⑧_1为组合逻辑电路模块a（Ⅲ），数据传输控制模块a（Ⅴ），地址通道控制模块a（Ⅵ）提供时序脉冲信号；所述脉冲分配器a（Ⅳ）还向命令寄存及地址暂存控制模块a（Ⅱ）输出复位信号；所述数据传输控制模块a（Ⅴ）在寻址功能控制_1信号、RD_1、WR_1、命令寄存及地址暂存控制模块a（Ⅱ）输出的WR2_1信号，脉冲分配器a（Ⅳ）输出的时序脉冲，以及组合逻辑电路模块a（Ⅲ）的与逻辑输出值的作用下，实现双端口RAM存储单元（Ⅰ）的DB_11与DB_1总线的数据传输控制；并还在脉冲分配器a（Ⅳ）输出的时序脉冲和组合逻辑电路模块a（Ⅲ）的或逻辑输出值的作用下，按照所执行的命令输出RD_12和WR_12信号；所述地址通道控制模块a（Ⅵ）在组合逻辑电路模块a（Ⅲ）的输出逻辑值和脉冲分配器a（Ⅳ）输出的时序脉冲的作用下，按照命令寄存及地址暂存控制模块a（Ⅱ）输出的地址值和所执行的指令和命令向双端口RAM存储单元（Ⅰ）的AB_11传输地址值；所述读写仲裁电路模块a（Ⅶ）根据主/从选择信号，如果主/从选择信号为“0”，读写端口A为主控端口，读写端口B...

【技术特征摘要】

【专利技术属性】
技术研发人员：蔡启仲，潘绍明，李克俭，孙培燕，黄仕林，李刚，陆伟男，
申请(专利权)人：广西科技大学，
类型：实用新型
国别省市：