内容定址存储器及其设计方法技术

本发明专利技术公开了一种内容定址存储器及其设计方法，该静态内容定址存储器（ＣＡＭ）包括多个项目Ｅ。每个包括多个ＣＡＭ单元Ｂ与一总合Ｓ。每个ＣＡＭ单元Ｂ关联一存储单元Ｍ与一比较器Ｃ。通常，ＣＡＭ接收查表数据线的ｉ个输入。当接收数据，存储单元Ｍ提供比较数据给ＣＡＭ细单元Ｂ内的比较器Ｃ以比较该比较数据与接收的数据。假如比较数据匹配项目的所有接收数据线，则有一个集中给那个项目。但是假如任何比较数据没有匹配对应数据线，则会有未击中给那条线以及那个项目。根据应用，假如有击中给一或多个项目，则ＣＡＭ回传地址。本发明专利技术的电路可操作在较高频率且以较少时间实施它的功能，并有效地利用电路布局插槽。

【技术实现步骤摘要】

本专利技术涉及内容定址存储器设计(Content-Addressable Memory，CAM)。
技术介绍
通常设计CAM使得使用者可供应包含各种数据线的数据总线(例如查表数据)，且 CAM搜寻具有项目(entries)的表格已决定数据总线的所有数据线是否匹配表格内相关数 据总线的项目的所有比较线。假如所有数据线匹配项目的所有比较线，则有“击中”，且CAM 回送匹配的项目的地址。假如数据线的任何一个没有匹配比较线的任何一个，则称为“未 击中”，且CAM没有回送任何地址。各种CAM单元设计方法包括匹配线与晶体管，每个关联 一个比较线。假如所有数据线击中，匹配线维持在它原来电平(例如高电平)。然而，假如 在数据线中有未击中，关联未击中线的晶体管放电匹配线，例如下拉到地端。有放电也有充 电。放电与充电匹配线是动态的，这些CAMs共同称为动态CAMs。动态CAMs通常缓慢，可能 制造噪声，在高频时导致时序问题及/或需要额外电路作非同步应用。许多动态CAMs也需 要时钟脉冲电路，以用于匹配放电、比较操作、数据查表等等。查表数据以及匹配线放电需 要高功率，且动态CAMs的匹配线可能导致电流泄漏、感应困难及与邻近匹配线的弱电容耦α绝绝 口寸寸ο
技术实现思路
为了解决现有技术的问题，本专利技术实施例提供一种内容定址存储器。内容定址存 储器包括一项目，该项目包括多个数据线；多个CAM单元，所述多个CAM单元的每个包括 一输出以在各自的输出端输出一逻辑状态，在各自输出端的该逻辑状态关联于各自CAM单 元的各自数据线的一逻辑状态以及存储在各自CAM单元的数据；以及一总合电路，具有多 个输入及以一输出，该总合电路的所述多个输入的每个适用于接收所述多个CAM单元的其 中一个的一输出，根据所述多个CAM单元的每个的输出的逻辑状态，该总合电路适用于输 出一逻辑状态在总合电路的输出。本专利技术实施例提供一种内容定址存储器。内容定址存储器包括多个项目，一项目 包括一多个CAM单元且关联一总合电路，该总合电路包括多个阶的逻辑栅及多个输入，每 个输入接收多个CAM单元的一输出；以及多个数据线，每个数据线关联一项目的所述多个 CAM细单元的各自一个，该项目的各自的CAM单元的一输出的一逻辑状态相关于各自数据 线的一逻辑状态及存储在各自的CAM单元的数据。本专利技术实施例的一种内容定址存储器。内容定址存储器包括一第一 CAM单元，包 括一第一存储器，适用于存储第一数据、一第一比较器，以及一逻辑栅的一第一半个电路， 该逻辑栅是一总合电路的一部分；一第一数据线，该第一比较器适用于接收存储在该第一 存储器的该第一数据及该第一数据线上的数据；一第二 CAM细单元，包括一第二存储器，适 用于存储第二数据，一第二比较器，以及该逻辑栅的一第二半个电路，该逻辑栅是该总合电 路的一部分；以及一第二数据线，该第二比较器适用于接收存储在该第二存储器的该第二4数据以及该第二数据线的数据。本专利技术实施例的一种设计内容定址存储器的方法。此方法包括使用一项目，该项 目包括多个CAM细单元且关联一总合电路，该总合电路包括多个阶的逻辑栅以及多个输 入，每个输入接收一 CAM单元的输出；以及在该总合电路的一阶中选择逻辑栅达到奇数输 入脚位，所以一输入脚位与一输出脚位共用一电路布局子插槽。本专利技术的电路可操作在较高频率且以较少时间实施它的功能，并有效地利用电路 布局插槽。为使本专利技术的上述目的、特征和优点能更明显易懂，下文特举实施例，并配合所附 附图，详细说明如下。附图说明图1根据揭示的实施例显示一个CAM ；图2根据实施例显示以晶体管实施NAND栅的图1的CAM的总合；图3显示具有两个输入的图2的总合；图4根据实施例显示以晶体管电平实施NOR栅的图1的CAM的总合；图5显示具有两个输入的图4的总合；图6根据实施例显示图1的CAM作为NAND栅的总合；图7根据实施例显示具有八个输入且实施于不同电平的组合电路的图6的总合；图8根据实施例显示被变更为适用于十二个输入的图7的总合；图9根据实施例显示被变更为适用于十八个输入的图7的总合；图10根据实施例显示图1的CAM作为NOR栅的总合；图11根据实施例显示实施于不同电平的组合电路的图10的总合；图12根据实施例显示说明CAM单元的第二实施例的电路；图13根据实施例显示说明电路布局的图像；以及图14说明相对揭示实施例的电路布局的缺点的图像。其中，附图标记说明如下100 内容定址存储器；E 项目；B CAM单元；M 存储单元；C 比较器；S 总合电路；D 数据线；200 NAND 电路；300 NAND 电路；400 NOR 电路；500 NOR 电路；600 NAND 栅；700 总合电路；800 总合电路；900 总合电路；1000 NOR栅；1100 总合电路；1200 总合电路；1300 电路布局图像；1400 电路布局图像；E 项目；B CAM单元；M 存储单元；C 比较器；S 总合；D 数据线；P ρ型晶体管；N η型晶体管；PP ρ型晶体管；NN η型晶体管；NA NAND 栅；NO NOR 栅；SL 插槽；SSL 子插槽；具体实施例方式附图中揭示的各种实施例或范例使用特定语言描述。可了解到，并不是要借此限 制专利技术的范围。揭示的实施例的任何变化与变更，以及文件中揭示的原理的进一步应用对 于本领域普通技术人员而言是可轻易想到的。附图标记可能在实施例中重复使用，即使它 们共用同样附图标记，但未必是一个实施例的特征应用到其他实施例。图1根据揭示的实施例显示一个CAM。基于描述目的，电路100包括j个项目E，每 个包括i数目的CAM单元B。每个CAM单元B关联一个存储单元M以及一个比较器C。为 求简化，只有显示CAM单元B (1，1)的细节，但是其他CAM单元B包括与CAM单元B (1，1)相 似的组件。比较器C的输出Cout也作为CAM单元B的输出。根据实施例，CAM单元B的存储单元M可能是不同形态的存储器，举例来说，包括 SRAM (静态随机存取存储器)、DRAM(动态RAM)、快闪RAM、PRAM(相位RAM)、RRAM(暂存器 RAM)等等。CAM 100接收i个查表数据线(例如线Dl到D (i))，可能称为数据总线。关联项目 E的每个数据线D关联一个CAM单元B。当接收数据线(例如线Dl到D (i))上的数据，比 较器C比较存储单元M的数据与接收的数据D。以相关于项目E(I)的范例来说，每个比较 器C(l，l)到C(I，1)比较存储单元M(l，l)到M(I，1)的对应数据与接收数据D (1)到D(i)。 以相关于CAM单元B(1，1)的范例来说，比较器C(l，l)比较存储单元(1，1)内的数据与数 据D⑴。于一实施例中，假如存储单元M(l，l)的数据与数据D(I)相同，则比较器C(l，l) 在线Cout(l，l)上回传击中(例如高电位)，且假如在存储单元M(l，l)的数据不同于数据 D(l)，则比较器C(l，l)在线Cout(l，l)回传未击中(例如低电位)。关于CAM单元B(2，l)， 假如存储单元M(2，l)的数据与数据D(2)相同，则比较器C(2，l)在线Cout(2，l)上回传击 中(例如高电位)，且假如本文档来自技高网...

【技术保护点】
一种内容定址存储器，即ＣＡＭ，包括一项目，该项目包括：多个数据线；多个ＣＡＭ单元，所述多个ＣＡＭ单元的每个包括一输出以在各自的输出端输出一逻辑状态，在各自输出端的该逻辑状态关联于各自ＣＡＭ单元的各自数据线的一逻辑状态以及存储在各自ＣＡＭ单元的数据；以及一总合电路，具有多个输入及以一输出，该总合电路的所述多个输入的每个适用于接收所述多个ＣＡＭ单元的其中一个的一输出，根据所述多个ＣＡＭ单元的每个的输出的逻辑状态，该总合电路适用于输出一逻辑状态在总合电路的输出。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金荣奭，许国原，张美菁，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]