用于比较SeOI上的内容寻址存储器中数据的装置制造方法及图纸

本发明专利技术涉及一种用于比较SeOI上的内容寻址存储器中的数据的装置，其包括：存储器单元，其由存储数据比特的第一晶体管和存储数据比特的补码的第二晶体管组成，晶体管被制造在绝缘体上半导体衬底上且每个晶体管都具有可被控制以截止该晶体管的前控制栅极和后控制栅极；比较电路，其被配置为：通过向每个晶体管的前控制栅极施加标定读电压，同时控制每个晶体管的后控制栅极，使得一个晶体管具有提出的比特，另一个晶体管具有提出比特的补码，以在所提出的比特和存储的比特一致的情况下截止所述晶体管中的导通晶体管，从而在读模式下操作第一和第二晶体管；和检测在连接到每个晶体管的源极的源极线上是否存在电流以指示提出的比特和存储的比特是否相同。

【技术实现步骤摘要】

本专利技术的
在于半导体器件，更具体地，本专利技术的
是在绝缘体上 半导体衬底衬底)上制造的内容寻址存储器。本专利技术更具体地涉及用于比较内容寻址存储器中的数据的装置、用于控制这样的 比较装置的方法和内容寻址存储器。
技术介绍
内容寻址存储器(CAM :content-addressable memory)是一种在相对高速的搜索 应用中使用的计算机存储器。与由用户应用提供存储地址且随机存取存储器(RAM)返回存储在该地址的数据 的标准计算机存储器(特别是RAM类型)不同的是，CAM存储器被设计成使得由用户应用 提供数据字且CAM搜索整个存储器以确定其中是否存储有该字。如果发现该字，则CAM返 回发现该字的一个或更多个地址的列表。由于CAM存储器被设计成通过并行地执行多个操作而在单个操作中搜索其整个 存储器，所以CAM存储器在所有搜索应用中都比RAM快。然而，与具有简单的存储器单元 (RAM的单一功能是存储数据)的RAM不同的是，CAM还必须操作比较功能。因而每个单独 的存储器单元都必须具有自己的比较电路以检测被存储在该单元中的比特和提出的输入 比特之间的匹配。因此CAM单元的物理尺寸(尤其是在占有的表面单位方面)大于RAM单 元的物理尺寸。图1示出了常规的NOR型CAM单元。这样的单元包括十个晶体管并且通常占用大 约300个表面单位(300F2)。由于此类型的CAM存储器针对仅包含1和0的数据使用系统搜索，因此此类型的 CAM存储器被认为是二态的。还已知一种三态CAM存储器，其允许所存储的数据字中的一个 或更多个比特的被称为“X”或“任意”的对应的第三种状态，使得能够增加搜索的灵活性。图2示出了常规的NOR型三态CAM单元。该单元由16个晶体管组成并且通常占 用500个表面单位。应当理解的是，常规的CAM单元占用很大的表面区域。而在本专利技术的应用领域中 经常存在着将半导体器件小型化的需求。而且，仅仅就存在大量的晶体管且需要在CAM存 储器阵列中提供电源线这方面而言，常规的CAM存储器具有耗电多的缺点。
技术实现思路
本专利技术的目的是弥补上述缺点，并且因此根据第一方面提出了一种用于比较内容 寻址存储器中的数据的装置，该装置包括由存储数据比特的第一晶体管和存储所述数据 比特的补码的第二晶体管形成的存储器单元，所述晶体管被制造在绝缘体上半导体衬底 上，并且所述晶体管中的每一个都具有前控制栅极和后控制栅极，所述前控制栅极和后控 制栅极可以被控制以截止所述晶体管；比较电路，所述比较电路被配置为执行以下操作通过向所述晶体管中的每一个的所述前控制栅极施加标定的读电压，同时控制所述晶体管 中的每一个的所述后控制栅极，使得一个晶体管具有提出的比特，另一个晶体管具有所提 出的比特的补码，以在所提出的比特与存储的比特一致的情况下截止所述晶体管中的导通 晶体管，从而在读模式中操作所述第一晶体管和所述第二晶体管；和检测在连接到所述晶 体管中的每一个的源极的源极线上是否存在电流，以指示所提出的比特和存储的比特是否 相同。该装置的一些优选的但非限制的方面如下所述比较电路被配置为向所述第一晶体管的所述后控制栅极提供所提出的比特 的补码并向所述第二晶体管的所述后控制栅极提供所提出的比特；所述绝缘体上半导体衬底包括由绝缘层与基体衬底分隔开的半导体材料的薄膜， 并且所述晶体管的所述后控制栅极以面对所述晶体管的沟道的方式被布置在所述绝缘层 下的所述基体衬底中；所述晶体管中的每一个的所述后控制栅极在所述基体衬底中被反向偏置的阱隔 罔；所述晶体管中的每一个的所述后控制栅极都具有功函数；所述比较电路还被配置成执行三态运算，所提出的比特在三态运算期间被忽略；在三态运算期间，所述比较电路在读模式下操作所述第一晶体管和所述第二晶体 管，同时以同一个电压来控制所述晶体管中的每一个的所述后控制栅极，该同一个电压被 选择为使得通常导通的晶体管截止；该装置还包括用于控制所述存储器单元的电路，该电路被配置为在读模式、编程 模式和擦除模式下通过以同一个电压控制所述晶体管中的每一个的所述后控制栅极来操 作所述晶体管，该同一个电压被选择为使得导通晶体管不被截止；所述控制电路还被配置为在保持模式中通过以同一个电压控制所述晶体管中的 每一个的所述后控制栅极来操作所述晶体管，该同一个电压被选择为使得导通晶体管被截 止；该装置包括两条平行的后选通线，所述后选通线中的每一条都连接到所述晶体管 中的每一个的所述后控制栅极；字线连接到所述晶体管的所述前控制栅极，所述字线垂直于所述后选通线；所述晶体管是浮置栅极FET晶体管，并且所述晶体管的所述后控制栅极被设置在 所述基体衬底中，所述后控制栅极通过所述绝缘层与所述晶体管的沟道分隔开；所述晶体管是浮置沟道FET晶体管，并且所述晶体管的所述后控制栅极被设置在 所述基体衬底中，所述后控制栅极通过所述绝缘层与所述晶体管的沟道分隔开。根据另一方面，本专利技术涉及一种内容寻址存储器单元，该内容寻址存储器单元包 括被设计为存储数据比特的第一晶体管和被设计为存储所述数据比特的补码的第二晶体 管，所述晶体管被制造在绝缘体上半导体衬底上并且所述晶体管中的每一个都具有源极、 漏极、前控制栅极和后控制栅极，所述前控制栅极和所述后控制栅极可以被控制以截止所 述晶体管，在该单元中，源极线连接到所述晶体管中的每一个的所述源极，后选通线连接到 所述晶体管中的每一个的所述后控制栅极，所述后选通线彼此平行并垂直于所述源极线。与所述源极线平行的字线也可以连接到所述晶体管中的每一个的所述前控制栅极。根据另一方面，本专利技术涉及一种存储器阵列，该存储器阵列包括多个根据本专利技术 的存储器单元。根据另一方面，本专利技术涉及一种比较内容寻址存储器中的数据的方法，所述存储 器包括由存储数据比特的第一晶体管和存储所述数据比特的补码的第二晶体形成的存储 器单元，所述晶体管被制造在绝缘体上半导体衬底上并且所述晶体管中的每一个都具有前 控制栅极和后控制栅极，所述前控制栅极和后控制栅极可以被控制以截止所述晶体管，该 方法包括以下步骤通过向所述晶体管中的每一个的所述前控制栅极施加标定的读电压，同时控制所 述晶体管中的每一个的所述后控制栅极，使得一个晶体管具有所提出的比特，另一个晶体 管具有所提出的比特的补码，以在所提出的比特和存储的比特一致的情况下截止所述晶体 管中的导通晶体管，从而在读模式中操作所述第一晶体管和所述第二晶体管；检测在连接到所述晶体管中的每一个的所述源极的源极线上是否存在电流，以指 示所提出的比特和存储的比特是否相同。附图说明通过阅读以下对以非限制性示例的方式提供的本专利技术的优选实施方式的详细描 述并参考附图，本专利技术的其它方面、目的和优点将变得更加明显，在附图中前面已经讨论过的图1和图2分别表示二态和三态的常规NOR型CAM单元，其中 为了清楚起见未示出存取晶体管；图3是表示根据本专利技术的具有两个晶体管的CAM存储器单元的一个可能的实施方 式的图；图4示出了根据本专利技术的CAM存储器阵列的优选拓扑；图5示出了根据本专利技术的CAM存储器单元的等效图；图6至图8分别示出了在提出的4比特字和根据本专利技术的4个CAM存储器单元中 存储的字之间匹配、不匹配以及针对所提出的字中的一个比特的匹配不进行搜索的情本文档来自技高网...

【技术保护点】
１．一种比较内容寻址存储器中的数据的装置，该装置包括：存储器单元，所述存储器单元由存储数据比特（ＢＩＴ）的第一晶体管（Ｔ１）和存储所述数据比特的补码（ＢＩＴｂ）的第二晶体管（Ｔ２）形成，所述晶体管被制造在绝缘体上半导体衬底上并且所述晶体管中的每一个都具有前控制栅极（ＣＧ）和后控制栅极（ＢＧ１、ＢＧ２），所述前控制栅极和所述后控制栅极能够被控制以截止所述晶体管；比较电路，所述比较电路被配置为执行以下操作：通过向所述晶体管中的每一个的所述前控制栅极施加标定的读电压，同时控制所述晶体管中的每一个的所述后控制栅极，使得一个晶体管具有所提出的比特（ＤＡＴＡ），另一个晶体管具有所提出比特的补码（ＤＡＴＡｂ），以在所提出的比特（ＤＡＴＡ）和存储的比特（ＢＩＴ）一致的情况下截止所述晶体管中的导通晶体管，从而在读模式下操作所述第一晶体管和所述第二晶体管；和检测在连接到所述晶体管中的每一个的源极的源极线（ＳＬ）上是否存在电流，以指示所提出的比特（ＤＡＴＡ）和存储的比特（ＢＩＴ）是否相同。

【技术特征摘要】
2010.01.14 FR 10502421.一种比较内容寻址存储器中的数据的装置，该装置包括存储器单元，所述存储器单元由存储数据比特(BIT)的第一晶体管(Tl)和存储所述数 据比特的补码(BITb)的第二晶体管(1 形成，所述晶体管被制造在绝缘体上半导体衬底 上并且所述晶体管中的每一个都具有前控制栅极(CG)和后控制栅极(BG1、BG2)，所述前控 制栅极和所述后控制栅极能够被控制以截止所述晶体管；比较电路，所述比较电路被配置为执行以下操作通过向所述晶体管中的每一个的所述前控制栅极施加标定的读电压，同时控制所述晶 体管中的每一个的所述后控制栅极，使得一个晶体管具有所提出的比特(DATA)，另一个晶 体管具有所提出比特的补码(DATAb)，以在所提出的比特(DATA)和存储的比特(BIT) —致 的情况下截止所述晶体管中的导通晶体管，从而在读模式下操作所述第一晶体管和所述第二晶体管；和检测在连接到所述晶体管中的每一个的源极的源极线(SL)上是否存在电流，以指示 所提出的比特(DATA)和存储的比特(BIT)是否相同。2.根据权利要求1所述的装置，其中，所述比较电路被配置为向所述第一晶体管的所 述后控制栅极(BGl)提供所提出的比特的补码(DATAb)，并向所述第二晶体管的所述后控 制栅极(BG2)提供所提出的比特(DATA)。3.根据前述权利要求中一项所述的装置，其中，所述绝缘体上半导体衬底包括通过绝 缘层而与基体衬底分隔开的半导体材料的薄膜，并且所述晶体管的所述后控制栅极以面对 所述晶体管的沟道的方式被布置在在所述绝缘层下的所述基体衬底中。4.根据前述权利要求中一项所述的装置，其中，所述晶体管中的每一个的所述后控制 栅极被具有反向偏置的阱在所述基体衬底中隔离。5.根据前述权利要求中一项所述的装置，其中，所述晶体管中的每一个的所述后控制 栅极都具有功函数。6.根据前述权利要求中一项所述的装置，其中，所述比较电路还被配置为执行三态操 作，所提出的比特在三态操作期间被忽略。7.根据权利要求6所述的装置，其中，在三态操作期间，所述比较电路在读模式下操作 所述第一晶体管和所述第二晶体管，同时以同一个电压来控制所述晶体管中的每一个的所 述后控制栅极，该同一个电压被选择为使得通常导通的晶体管被截止。8.根据前述权利要求中一项所述的装置，该装置还包括用于控制所述存储器单元的电 路，该电路被配置为在读模式、编程模式和擦除模式中通过以同一个电压控制所述晶体管 中的每一个的所述后控制栅极来操作所述晶体管，该同一个电压被选择为使得导通的晶体 管不被截止。9.根据前述权利要求中一项所述的装置，该装置还包括用于控制所述存储器单元的电 路，该电路被配置为在保持模式下通过以同一个电压控制所述晶体管中的每一个的所述后 控制栅极来操作...

【专利技术属性】
技术研发人员：卡洛斯·马祖拉，理查德·费朗，
申请(专利权)人：硅绝缘体技术有限公司，
类型：发明
国别省市：FR