功率半导体器件制造技术

一种功率半导体器件，具备：第一导电类型的第一半导体层；上述第一导电类型的第二半导体层和第二导电类型的第三半导体层，横向上周期性地设置在第一半导体层之上；上述第二导电类型的第四半导体层，设置在上述第三半导体层之上；上述第一导电类型的第五半导体层，选择性地设置在上述第四半导体层的表面；第一主电极，与上述第一半导体层连接；第二主电极，与上述第四半导体层和上述第五半导体层连接；第一绝缘膜，设置在从上述第五半导体层的表面直至上述第二半导体层的沟槽的侧壁；第二绝缘膜，设置在比上述第一绝缘膜靠近上述沟槽的底部侧，介电常数高于上述第一绝缘膜；控制电极，隔着上述第一绝缘膜和上述第二绝缘膜填充在上述沟槽中。

【技术实现步骤摘要】

本专利技术的实施方式涉及功率半导体器件。
技术介绍
纵式功率MOSFET的通态电阻很大程度依存于传导层(漂移层)部分的电阻。而且，决定该漂移层电阻的掺杂浓度根据基极层和漂移层所形成的pn结的耐压而不能提高到极限以上。因此，在器件耐压与通态电阻之间存在折衷选择的关系。改善该折衷选择对低消耗功率器件很重要。该折衷选择具有取决于器件材料的极限，超过该极限是实现超过现有功率器件的低通态电阻的办法。另外，作为解决该问题的MOSFET的一例，已知有一种在漂移层中填充了被称作超级结(SJ)结构的周期性的ρ柱状层和η柱状层的结构。在SJ结构中，使ρ柱状层和η柱状层中所含的填充量(杂质量)同量做出模拟的非掺杂层以保持高耐压。同时，通过使电流流过高掺杂的η柱状层来实现超过材料极限的低通态电阻。此外，通过缩窄SJ结构的横向周期，提高P柱状层和η柱状层的杂质浓度，能够进一步实现低通态电阻。但是，在SJ结构中，除了基极层和漂移层所形成的pn结之外，还在漂移层内的P 柱状层和η柱状层之间形成pn结。从而，pn结面积变大，漏-源极间电容Cds变大。因此， 通常难以依靠Cds和栅-漏极间电容Cgd来把由流经Cgd的变位电流所控制的漏极电压的变化率(dV/dt)抑制在规定范围内。其结果，存在开关噪声增大的问题。因此，要求有一种维持SJ结构的低通态电阻并且能够降低开关噪声的功率半导体器件。
技术实现思路
本专利技术的实施方式提供一种能降低通态电阻和开关噪声的功率半导体器件。本专利技术的实施方式的功率半导体器件一般具备第一导电类型的第一半导体层； 上述第一导电类型的第二半导体层和第二导电类型的第三半导体层，横向上周期性地设置在上述第一半导体层之上。在上述第三半导体层之上设置上述第二导电类型的第四半导体层，在上述第四半导体层的表面上选择性地设置上述第一导电类型的第五半导体层。具备 第一主电极，与上述第一半导体层连接；第二主电极，与上述第四半导体层和上述第五半导体层连接。具备第一绝缘膜，设置在从上述第五半导体层的表面直至上述第二半导体层的沟槽的侧壁上；第二绝缘膜，设置在比上述第一绝缘膜往上述沟槽的底部侧，介电常数高于上述第一绝缘膜；控制电极，通过上述第一绝缘膜和上述第二绝缘膜填充在上述沟槽中。根据本专利技术的实施方式，提供一种能兼顾低通态电阻和低开关噪声的功率半导体器件。附图说明图1是模式性地示出第一实施方式的功率半导体器件的剖视图。图2是模式性地示出第一实施方式的变形例的功率半导体器件的剖视图。图3是模式性地示出第二实施方式的功率半导体器件的剖视图。图4是模式性地示出第二实施方式的变形例的功率半导体器件的剖视图。图5是模式性地示出第三实施方式的变形例的功率半导体器件的剖视图。图6是模式性地示出第四实施方式的功率半导体器件的剖视图。具体实施例方式以下，参照附图对本专利技术的实施方式进行说明。另外，在以下的实施方式中，对附图中的同一部分标记同一符号并适当省略其详细说明，对不同部分适当进行说明。假设第一导电类型为η型，第二导电类型为ρ型进行说明，但也可以假设第一导电类型为ρ型，第二导电类型为η型。(第一实施方式)参照图1，对第一实施方式的功率半导体器件进行说明。图1(a)是示出第一实施方式的功率半导体器件M0SFET100的单位单元的截面的模式图。图1(b)是示出第一实施方式的变形例的功率半导体器件M0SFET110的单位单元的截面的模式图。图1 (a)所示的M0SFET100具备作为第一半导体层的n型漏极层2 ；设置在η型漏极层2之上的作为第二半导体层的η型柱状层3和作为第三半导体层的ρ型柱状层4。 在沿η型漏极层2的主面20的横向上周期性配置η型柱状层3和ρ型柱状层4。η型柱状层3中掺杂的η型杂质的量和ρ型柱状层4中掺杂的ρ型杂质的量设置成大致同量，在η 型漏极层2上形成SJ结构。另一方面，将η型漏极层2的杂质浓度设置得高于η型柱状层3的杂质浓度。然后，在η型漏极层2的另一个主面30上设置作为第一主电极的漏电极1，与η型漏极层2电连接。在ρ型柱状层4之上设置作为第四半导体层的ρ型基极层5，在ρ型基极层5的表面上选择性地设置作为第五半导体层的η型源极层6。然后设置有从η型源极层6的表面直至η型柱状层3的沟槽12。在沟槽12的侧壁上设置作为第一绝缘膜的栅极绝缘膜8。 另外，在比栅极绝缘膜8靠近底部侧的沟槽12的内面上设置介电常数高于栅极绝缘膜8的作为第二绝缘膜的高介质膜7。另一方面，在沟槽12内部，隔着栅极绝缘膜8和高介质膜7填充着作为控制电极的栅电极9。在M0SFET100中，栅电极9隔着栅极绝缘膜8与η型源极层6、ρ型基极层5和η 型柱状层3对置，隔着高介质膜7与η型柱状层3对置。另外，作为第二主电极的源电极10隔着层间绝缘膜13覆盖栅电极9之上，在相邻 2个栅电极9之间设置成与ρ型基极层5和η型源极层6电连接。上述的槽栅结构可以如下地形成。例如，在使用溅射法在沟槽12内部形成了高介质膜之后进行刻蚀，将高介质膜75留在底部。接着，在高介质膜7上方的侧壁上形成由例如氧化硅膜(SiO2)构成的栅极绝缘膜8。另外，可以通过将成为栅电极9的导电性多晶硅填充到沟槽12内部来形成上述槽栅。通过成为这样的结构，能够兼顾低通态电阻和低开关噪声。以下说明本实施方式的功率半导体的作用效果。例如，通过缩短SJ结构的横向周期(η型柱状层3和ρ型柱状层4的横向的宽度)， 能够提高η型柱状层3和ρ型柱状层4的杂质浓度。这样，流过漏极电流的η型柱状层3 的电阻下降，得到低通态电阻。但是，同时η型柱状层3与ρ型柱状层4之间的ρη结的面积变大，漏-源极间电容Cds变大。因此，开关工作时的漏极电压的时间变化(dV/dt)受Cds的充放电支配，栅-漏极间电容Cgd的贡献相对变小。从而，通过适当选择外带栅极电阻，即使改变流到Cgd中的变位电流，也不能够控制dV/dt，从而容易产生开关噪声。因此，为了提高利用外带栅极电阻的控制性，考虑增大栅-漏极间电容cgd。为了增大Cgd，例如可以增大栅电极9与漏电极1之间的对置面积。对此，从ρ型基极层5向η型柱状层3侧突出很多地设置沟槽12是有效的。但是，如果使沟槽12的底部向漏电极1靠近，就在沟槽12的底部电场聚焦，具有耐压和雪崩容量下降的问题。因此，在本实施方式的功率半导体器件中，在沟槽12的底部设置有高介质膜7。这样就能够增大Cgd，提高外带栅极电阻的控制性并且能够实现开关噪声的降低。然后，由于也可以减小沟槽12向η型柱状层3的突出，因此耐压和雪崩容量不会下降。通常，沟槽12的突出量(从ρ型基极层5与η型柱状层3的边界到沟槽12底部的距离UT)是ρ型基极层5厚度的25% 50%，在沟槽12底部处于容易引起电场聚焦的状态。对此，若使沟槽12的底部的突出量仏成为ρ型基极层5的厚度的10%以下，就能够抑制沟槽12底部的电场聚焦。另外，因为设置在沟槽12底部的绝缘膜(高介质膜7)引起绝缘击穿的临界电场比半导体层(η型柱状层幻的临界电场大一位，所以可以忽视沟槽12 底部的电场，能够消除耐压和雪崩容量的下降。在本实施方式的功率半导体器件中，仅在沟槽12底部形成高介质膜7，在沟槽12 的侧壁上形成介电常数较低的栅极绝缘膜8。这样，不增加栅-源极间电容Cgs而开本文档来自技高网...

【技术保护点】
１．一种功率半导体器件，其特征在于，具备：第一导电类型的第一半导体层；上述第一导电类型的第二半导体层和第二导电类型的第三半导体层，横向上周期性地设置在上述第一半导体层之上；上述第二导电类型的第四半导体层，设置在上述第三半导体层之上；上述第一导电类型的第五半导体层，选择性地设置在上述第四半导体层的表面上；第一主电极，与上述第一半导体层连接；第二主电极，与上述第四半导体层和上述第五半导体层连接；第一绝缘膜，设置在从上述第五半导体层的表面直至上述第二半导体层的沟槽的侧壁上；第二绝缘膜，设置在比上述第一绝缘膜靠近上述沟槽的底部侧，介电常数高于上述第一绝缘膜；以及控制电极，隔着上述第一绝缘膜和上述第二绝缘膜填充在上述沟槽中。

【技术特征摘要】
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【专利技术属性】
技术研发人员：斋藤涉，小野升太郎，薮崎宗久，谷内俊治，渡边美穗，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP