一种锗基NMOS器件及其制备方法技术

本发明专利技术提供一种锗基NMOS器件结构及其制备方法。该方法在源、漏区与衬底之间淀积了二氧化锗(GeO2)和金属氧化物双层介质材料。本发明专利技术不但降低了锗基肖特基NMOS源漏处电子的势垒高度，改善了锗基肖特基晶体管的电流开关比，提升了锗基肖特基NMOS晶体管的性能，而且制作工艺与硅CMOS技术完全兼容，保持了工艺简单的优势。相对于现有工艺制备方法，本发明专利技术结构及其制造方法简单、有效地提升锗基肖特基NMOS晶体管的性能。

【技术实现步骤摘要】

本专利技术属于超大规模集成电路(ULSI)工艺制造
，具体涉及一种锗基 NMOS器件结构及其制备方法。
技术介绍
在摩尔定律的推动下，传统硅基MOS器件在不断提高集成度的同时也面临诸多挑战和限制如迁移率退化、载流子速度饱和以及DIBL效应等，其中迁移率退化成为影响器件性能进一步提升的关键因素之一。为了解决器件尺寸缩小所带来的问题，必须采用高迁移率沟道材料。目前，锗基肖特基MOS晶体管成为了研究热点之一首先，锗材料的电子和空穴迁移率比硅材料高，而且锗沟道器件的制备工艺与传统CMOS工艺兼容；同时肖特基源漏结构替代传统的高掺杂源漏不仅避免了锗材料中杂质固溶度低和扩散快的问题，而且还能减小源漏电阻率。因此，锗基肖特基MOS晶体管有望突破传统硅基器件的限制而获得优良的器件性能。然而，锗基肖特基MOS晶体管也存在亟待解决的问题锗基肖特基MOS晶体管源漏与衬底的界面处存在的大量悬挂键以及金属(或金属锗化物)在锗禁带中产生的金属诱导带隙态(MIGS)使费米能级被钉扎在价带附近，导致电子势垒较大。较大的电子势垒限制了锗基肖特基NMOS晶体管性能的提升开态时源/沟道较大的电子势垒限制了器件的电流驱动能力；而关态时漏/沟道的较低的空穴势垒导致器件的泄漏电流增大；同时，较大的电子势垒使源端的电子主要以隧穿的方式进入沟道，导致器件的亚阈值斜率变大。因此，电子势垒高度成为影响锗基肖特基NMOS晶体管性能的决定因素之一。
技术实现思路
针对上述锗基肖特基NNMOS晶体管存在的问题，本专利技术通过在源漏区与衬底间淀积二氧化锗(GeO2)和金属氧化物双层介质薄膜来减弱费米能级钉扎效应，降低电子势垒， 改善锗基肖特基NMOS晶体管的性能。下面简述此专利技术的锗基肖特基NMOS晶体管的一种制备方法，步骤如下1-1)在锗基衬底上制作MOS结构；1-2)淀积源漏区域的GeO2和金属氧化物薄层；1-3)溅射低功函数金属薄膜，刻蚀形成金属源漏；1-4)形成接触孔、金属连线。步骤1-1)具体包括2-1)在衬底上制作隔离区；2-2)淀积栅介质层以及栅；2-3)形成栅结构；2-4)形成侧墙结构。所述步骤1-1)的锗基衬底包括体锗衬底、锗覆绝缘衬底(GOI)或外延锗衬底等。所述步骤1-2)的金属氧化物采用低氧原子面密度的材料，要求此介质材料氧原子面密度与GeO2氧原子面密度比小于0. 8，如氧化锶(SrO)、氧化钡(BaO)、氧化镭(RaO)等。所述步骤1-3)的金属薄膜为铝膜或其他低功函数金属膜。与现有技术相比，本专利技术的有益效果是此方法可以减弱费米能级钉扎效应，降低电子势垒，进而改善锗基肖特基NMOS器件的性能。首先，在GeO2上淀积一薄层金属氧化物，由于金属氧化物界面处的氧原子面密度比GeO2的低，GeO2界面处的氧原子向金属氧化物界面一侧移动，导致在界面处产生由GeO2 指向金属氧化物方向的偶极子，而偶极子产生的电场有助于肖特基电子势垒的调节；其次， 在众多介质中，GeO2能与Ge衬底形成较好的界面接触，有效钝化锗表面的悬挂键，降低界面态密度；再者，在金属源漏与衬底之间的金属氧化物和GeO2，可以阻挡金属或金属锗化物在锗禁带中产生金属诱导带隙态(MIGS)，从而达到进一步减弱费米能级钉扎效应、调节肖特基势垒高度的目的。一般金属氧化物与GeO2界面处的氧原子面密度比越小，产生的偶极子越强，势垒调节越显著。而金属氧化物的氧原子面密度与金属阳离子的半径有关金属阳离子半径越大，氧原子面密度越小。本专利技术采用的氧化锶(SrO)、氧化钡(BaO)、氧化镭(RaO)等材料的金属离子半径都大于1. 1 A，与GeO2界面处的氧原子面密度比小于0. 8，进而产生较强的偶极子调节肖特基势垒。与采用单层绝缘介质材料如氧化铝(Al2O3)等相比，本实施方案能更有效地调节肖特基势垒，提升器件性能。附图说明图1(a)-图l(j)为本专利技术提出的制备锗基肖特基晶体管的流程图。图中1_衬底；2-P阱区域；3-隔离区；4-栅极介质层；5_金属栅；6_侧墙结构； 7-Ge02薄层；8-绝缘氧化物薄膜；9-金属源漏；10-金属连线层。具体实施例方式下面结合附图和具体实施方式对本专利技术作进一步详细描述图1为本专利技术一优选实施例制作锗基肖特基晶体管的方法流程图。本专利技术制作锗基肖特基晶体管的方法包括如下步骤步骤1 提供一块锗基衬底。如图1(a)所示，一块N型半导体锗衬底1，其中衬底 1可采用体锗、锗覆绝缘(GOI)或外延锗衬底等。步骤2 制作P阱区域。在锗衬底上淀积氧化硅和氮化硅层，首先通过光刻定义P 阱区域并反应离子刻蚀掉P阱区域的氮化硅，然后离子注入P型杂质如硼等，再退火驱入制作P阱2，最后去掉注入掩蔽层，完成后如图1(b)所示。步骤3 实现沟槽隔离。如图1 (c)中隔离区3，首先在锗片上淀积氧化硅和氮化硅层，然后通过光刻定义并利用反应离子刻蚀技术刻蚀氮化硅、氧化硅以及锗形成沟槽，再利用化学气相淀积(CVD)方法淀积氧化硅回填隔离槽，最后采用化学机械抛光技术(CMP)将表面磨平，实现器件间的隔离。器件隔离不局限于浅槽隔离(STI)，也可以采用场氧隔离等技术。步骤4 在所述有源区上形成栅极介质层。栅介质层可以采用高K介质、二氧化锗、氮氧化锗等材料。在淀积栅介质之前，一般需要用PH3、NH3以及F等离子体等进行表面钝化处理，或淀积一层界面层如硅(Si)、氮化铝(AlN)、氧化钇(Y2O3)等。本优选实施例先在锗衬底上制作一薄层氧化钇(Y2O3)作为界面层，然后采用原子层淀积(ALD)方法得到氧化铪 (HfO2)栅介质层4，如图1(d)所示。步骤5 在所述栅极介质层上形成栅极。栅可以采用多晶硅栅、金属栅、FUSI栅或全锗化物栅等，本实施例采用淀积氮化钛(TiN)制备金属栅，然后光刻定义并刻蚀形成栅结构，如图1(e)所示。步骤6 在栅极两侧制备侧墙。可以通过淀积SiO2或Si3N4并刻蚀的方式制备侧墙，也可依次淀积Si3N4和SiO2形成双侧墙结构。如图1(f)所示，本实施例采用淀积SiO2 并采用干法刻蚀的方法，在栅的两侧形成侧墙结构6。步骤7 形成源漏区域的GeO2薄层。此薄层可以通过ALD、射频溅射、热氧化和臭氧氧化等方式获得。此处优选ALD淀积方式，GeO2厚度约为0.5 4nm，如图1(g)所示。步骤8:淀积源漏区域的金属氧化物薄膜。要求此介质材料界面氧原子密度与GeO2 界面氧原子密度比小于0. 8，如氧化锶(SrO)、氧化钡(BaO)、氧化镭(RaO)等，本实施优选例采用氧化锶(SrO)。此层材料同样可以通过ALD淀积的方式得到，其厚度约为0. 5 4nm， 如图1(h)所示。步骤9 制备金属源漏。可以采用物理气相淀积方式如蒸镀或溅射，在半导体衬底上淀积一层低功函数金属薄膜如铝(Al)、钛(Ti)、钇(Y)等。本优选实施例为铝，其厚度范围在IOOnm 1 μ m，通过光刻定义并刻蚀得到金属源漏，如图1 (i)所示。步骤10 形成接触孔、金属连线。首先用CVD淀积氧化层，光刻定义出开孔位置并刻蚀二氧化硅形成接触孔；然后溅射金属层如A1、A1-Ti等，再光刻定义出连线图形并刻蚀形成金属连线图形，最后进行金属化处理，获得金属连线层10，如图l(j)所示。本专利技术提出了一种锗基NMOS器件结本文档来自技高网...

【技术保护点】
１．一种锗基肖特基ＮＭＯＳ晶体管，其特征在于，在衬底与源、漏区之间淀积二氧化锗层和金属氧化物层，具体为：在衬底上淀积一层二氧化锗，在二氧化锗层上淀积一层金属氧化物，金属源、漏位于金属氧化物层上。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄如，李志强，安霞，郭岳，张兴，
申请(专利权)人：北京大学，
类型：发明
国别省市：11