半导体存储设备的数据输出电路制造技术

半导体存储设备的数据输出电路，包括：管道锁存单元，配置为储存输入的并行数据，并且响应于多个对齐控制信号而对储存的数据进行对齐以输出串行输出数据；以及对齐控制信号发生单元，配置为响应于突发类型信息和种子地址组，产生所述多个对齐控制信号，其中，所述对齐控制信号发生单元产生所述对齐控制信号，以在交换模式中对数据进行交换，在该交换模式中，突发类型为某种类型并且种子地址组的位具有某种值。

【技术实现步骤摘要】

本专利技术的示例性实施例涉及半导体存储设备，具体而言涉及半导体存储设备的数据输出电路。
技术介绍
总的来说，同步于基于外部时钟信号而产生的内部时钟信号，操作同步半导体存储设备的数据输入/输出。这样的同步半导体存储设备可以是SDR (单数据速率)SDRAM (同步动态随机存取存储器)，该SDR SDRAM同步于内部时钟信号的上升沿而输出数据。替代地，所述同步半导体存储设备可以是DDR (双数据速率)SDRAM、DDR2 SDRAM、或DDR3 SDRAM, 同步于内部时钟信号的上升沿和下降沿而输出数据。DDR3 SDRAM 一般使用8位的预取方案。所述8位的预取方案是这样的一种方法， 即一旦在半导体存储设备的内部产生读命令的情况下，在两个时钟周期期间，从存储单元阵列并行输出8位的数据，然后经由一个数据输入/输出引脚向外部设备串行输出8位的数据。已知的同步半导体存储设备的数据输出电路可以包括对齐控制信号发生单元和管道锁存单元。对齐控制信号发生单元响应于在读操作过程中被施加了读命令的列地址，可以产生偶对齐控制信号S0SEB1_R和S0SEB2_R，以及奇对齐控制信号S0SEB1_F和S0SEB2_F。管道锁存单元可以储存从存储体输入的8位的并行数据GICKO:7>，并且随后响应于偶对齐控制信号S0SEB1_R和S0SEB2_R，以及奇对齐控制信号S0SEB1_F和S0SEB2_F，对存储的数据进行对齐，从而将对齐的数据串行输出。作为参考，通过将偶对齐控制信号S0SEB1_R和S0SEB2_R，或者偶对齐控制信号 SOSEB 1_R和S0SEB2_R的反相信号延迟内部时钟信号的半个时钟，可以产生奇对齐控制信号 SOSEB1_F 和 S0SEB2_F。进一步地，管道锁存单元可以包括偶数据对齐单元和奇数据对齐单元，以确定读突发顺序。偶数据对齐单元响应于偶对齐控制信号S0SEB1_R和S0SEB2_R，可以对并行数据进行对齐，输出第一对齐输出数据，奇数据对齐单元响应于奇对齐控制信号S0SEB1_F和 S0SEB2_F，可以对并行数据进行对齐，输出第二对齐输出数据。图1示出了已知的同步半导体存储设备的数据输出电路中的偶数据对齐单元的电路图。作为参考，由于除了输入信号外，奇数据对齐单元的电路配置与偶数据对齐单元的电路配置大体上相同，因此为了简洁将省略其具体说明。6偶数据对齐单元10包括第一级多路复用器12和第二级多路复用器14，以执行二步的多路复用操作。第一级多路复用器12响应于第一偶对齐控制信号S0SEB1_R，选择偶数据D001R和偶数据D023R中的一个以及偶数据D045R和偶数据D067R中的一个。第二级多路复用器14响应于第二偶对齐控制信号S0SEB2_R，选择第一级多路复用器12的输出中的一个输出，以输出第一对齐输出数据ARD0。如上所述，已知的管道锁存单元响应于偶对齐控制信号S0SEB1_R和S0SEB2_R或者奇对齐控制信号S0SEB1_F和S0SEB2_F，通过顺序地控制第一级多路复用器12和第二级多路复用器14，可以执行二步的多路复用操作。因此，所述已知的管道锁存单元可以确定输出数据的读突发顺序。然而，由于上面的二步的多路复用操作，增加了异步通道的可能性， 而这影响了列地址存取时间(“tAA”)，该列地址存取时间代表将由读命令输出的数据的速率。并且，因为偶数据对齐单元和奇数据对齐单元中的每一个都包括二级多路复用器，会产生由于增加的异步通道的可能性而导致的偏移。
技术实现思路
本专利技术的示例性实施例涉及半导体存储设备的数据输出电路，其通过实现用于确定读突发顺序的具有一级多路复用器的数据对齐单元，能够减少/最小化异步通道的可能性和偏移。因此，通过提高tAA而防止同步存储设备发生故障。进一步地，本专利技术的其它示例实施例涉及半导体存储设备的数据输出电路，其通过简化数据对齐单元的结构并且减少/最小化数据对齐单元的门的级数，可以提高数据传输速率。本专利技术的另外的示例实施例涉及半导体存储设备的数据输出电路，其通过实现具有多个触发器的对齐信号发生单元，能够提高tCK裕度。根据本专利技术的实施例，半导体的数据输出电路包括管道锁存单元，配置为储存输入的并行数据，并且响应于多个对齐控制信号，对储存的数据进行对齐来输出串行输出数据；以及对齐控制信号发生单元，配置为响应于突发类型信息和种子地址组，产生多个对齐控制信号，其中，所述对齐控制信号发生单元产生对齐控制信号，以在交换模式中对数据进行交换，该交换模式是突发类型为某种类型并且种子地址组的位具有某种值的情况。管道锁存单元可以包括多路复用单元，该多路复用单元包含多个单元多路复用器，该多个单元多路复用器的数量与对齐控制信号的数量一致。单元多路复用器可以并联耦合以形成一级多路复用单元。根据本专利技术的另一个实施例，半导体存储设备的数据输出电路包括管道锁存单元，配置为储存输入的并行数据，并且响应于多个偶对齐控制信号而对储存的数据的偶数据进行对齐以输出第一输出数据，以及响应于多个奇对齐控制信号而对储存的数据的奇数据进行对齐以输出第二输出数据；和对齐控制信号发生单元，配置为响应于突发类型信息和种子地址组，产生多个偶对齐控制信号和奇对齐控制信号，其中，在正常模式中，对齐控制信号发生单元输出偶对齐控制信号作为奇对齐控制信号，以及在交换模式中，通过对偶对齐控制信号进行交换而输出奇对齐控制信号。根据本专利技术的再一个实施例，半导体存储设备的数据输出电路包括管道锁存输出控制单元，配置为响应于读列存取选通(CAQ信号，产生管道锁存输出控制信号，该列存取选通(CAQ信号由读命令设置；对齐控制信号发生单元，配置为响应于突发类型信息和种子地址组，产生用于在检测的交换模式中对数据进行交换的多个对齐控制信号；管道锁存单元，配置为储存输入的并行数据，并且响应于多个对齐控制信号而对储存的数据进行对齐以输出串行输出数据；和数据驱动单元，配置为同步于时钟信号输出管道锁存单元的串行输出数据。附图说明图1示出了已知的同步半导体存储设备的数据输出电路中的偶数据对齐单元的电路图。图2示出了根据本专利技术的实施例的同步半导体存储设备的数据输出电路的方框图。图3示出了图2所示的管道锁存单元的方框图。图4A和4B示出了图3所示的偶数据对齐单元和奇数据对齐单元的电路图。图5A和5B是示出了图4A和4B所示的响应于种子地址产生的对齐控制信号的图表。图6示出了根据本专利技术的实施例的对齐控制信号发生单元的方框图。图7示出了图6所示的对齐控制信号输出单元和交换单元的电路图。图8示出了图6所示的交换控制单元的电路图。图9是示出了图6所示的对齐控制信号发生单元的操作的波形图。图10是示出了根据本专利技术的实施例的来自半导体存储设备的输出数据的突发顺序的波形图。具体实施例方式参考附图，以下详细描述本专利技术的示例性的实施例。然而，本专利技术可以以不同的形式来实施，并且不应该被解释为局限于此处描述的实施例。而是，提供这些实施例，使得本公开是深入的和完整的，并且将本专利技术的范围完全地传达给本领域的技术人员。在本专利技术的各个附图和实施例中，相同的附图标记表示相同的元件。图2示出了根据本专利技术的实施例的同步半导体存储设备的数据输出电路的方框图。如图所示，根据示例性实施例的同步半导本文档来自技高网...

【技术保护点】
１．一种半导体存储设备的数据输出电路，包括：管道锁存单元，配置为储存输入的并行数据，并且响应于多个对齐控制信号而对储存的数据进行对齐以输出串行输出数据；以及对齐控制信号发生单元，配置为响应于突发类型信息和种子地址组，产生所述多个对齐控制信号，其中，所述对齐控制信号发生单元产生所述对齐控制信号，以在交换模式中对数据进行交换，在该交换模式中，所述突发类型为某种类型并且所述种子地址组的位具有某种值。

【技术特征摘要】
2010.03.08 KR 10-2010-00204371.一种半导体存储设备的数据输出电路，包括管道锁存单元，配置为储存输入的并行数据，并且响应于多个对齐控制信号而对储存的数据进行对齐以输出串行输出数据；以及对齐控制信号发生单元，配置为响应于突发类型信息和种子地址组，产生所述多个对齐控制信号，其中，所述对齐控制信号发生单元产生所述对齐控制信号，以在交换模式中对数据进行交换，在该交换模式中，所述突发类型为某种类型并且所述种子地址组的位具有某种值。2.根据权利要求1所述的数据输出电路，其中，所述管道锁存单元包括多路复用单元， 该多路复用单元包含多个单元多路复用器，该多个单元多路复用器的数量与所述对齐控制信号的数量一致。3.根据权利要求2所述的数据输出电路，其中，所述单元多路复用器并联耦合以形成一级多路复用单元。4.根据权利要求1所述的数据输出电路，其中，所述种子地址组包括在读操作中被提供有读命令的列地址的一些位。5.根据权利要求1所述的数据输出电路，其中，所述交换模式包括一种情形，在该情形中，突发类型设置为顺序型，并且在时钟信号的下降时刻所述种子地址组的第一信号具有第一逻辑电平。6.根据权利要求1所述的数据输出电路，其中，所述对齐控制信号发生单元包括地址解码单元，配置为通过对所述种子地址组的第二信号和第三信号进行解码，产生多个初始值设置信号；对齐控制信号输出单元，配置为基于所述初始值设置信号来设置初始值，并且每当时钟信号跳变时，顺序地输出所述初始值设置信号作为所述对齐控制信号；交换控制单元，配置为接收突发类型选择信号、所述种子地址组的第一信号和所述时钟信号以产生交换控制信号，所述交换控制信号在所述交换模式中被使能；以及交换单元，配置为响应于所述交换控制信号，在所述交换模式中选择性地对所述对齐控制信号执行交换操作以交换数据。7.根据权利要求6所述的数据输出电路，其中，所述对齐控制信号发生单元还包括初始化单元，配置为产生用于在初始时刻将所述对齐控制信号输出单元复位的初始化信号。8.根据权利要求7所述的数据输出电路，其中，响应于列存取选通CAS潜伏时间信号和所述时钟信号，确定所述初始时刻，所述列存取选通CAS潜伏时间信号在相对于CAS潜伏时间的某个时间被激活。9.根据权利要求7所述的数据输出电路，其中，所述对齐控制信号输出单元包括多个信号发生器，所述多个信号发生器的数量与所述对齐控制信号的数量一致，其中，所述信号发生器中的每一个信号发生器包括多个D触发器，该多个D触发器配置为基于所述初始值设置信号来设置初始值，并且每当时钟信号跳变时，顺序地输出所述设置的初始值作为所述对齐控制信号。10.根据权利要求7所述的数据输出电路，其中，通过响应于所述初始化信号锁存所述种子地址组的第一信号、将所述锁存的第一信号与所述时钟信号同步以及对所述同步锁存的第一信号和所述突发类型选择信号进行同步，所述交换控制单元产生所述交换控制信号。11.一种半导体存储设备的数据输出电路，包括管道锁存单元，配置为储存输入的并行数据，并且响应于多个偶对齐控制信号而对所述储存的数据中的偶数据进行对齐以输出第一输出数据，以及响应于多个奇对齐控制信号而对所述储存的数据中的奇数据进行对齐以输出第二输出数据；以及对齐控制信号发生单元，配置为响应于突发类型信息和种子地址组，产生所述的多个偶对齐控制信号和多个奇对齐控制信号，其中，所述对齐控制信号发生单元在正常模式中输出所述偶对齐控制信号作为所述奇对齐控制信号，以及在交换模式中，通过对所述偶对齐控制信号进行交换，输出所述奇对齐控制信号。12.根据权利要求11所述的数据输出电路，其中，所述管道锁存单元包括偶数据对齐单元，配置为响应于所述多个偶对齐控制信号，对所述储存的数据中的偶数据进行对齐以输出第一输出数据；以及奇数据对齐单元，配置为响应于所述多个奇对齐控制信号，对所述储存的数据中的奇数据进行对齐以输出第二输出数据。13.根据权利要求12所述的数据输出电路，其中，所述奇数据对齐单元和所述偶数据对齐单元中的每一个包括多路复用单元，配置为选择所述储存的数据中的相应一个数据，输出所选择的一个数据作为第一输出数据或第二输出数据，所述多路复用单元包括多个单元...

【专利技术属性】
技术研发人员：金光现，李康悦，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR