射频识别标签及其制造方法技术

本发明专利技术提供了一种射频识别标签及其制造方法。根据本发明专利技术的一种射频识别标签包括布置在硅片的正面的核心电路块以及片上天线，其中所述硅片包括布置在所述硅片的背面的体硅层，所述体硅层包括：深槽阵列衬底层、以及布置于深槽阵列衬底层上方的剩余体硅层。本发明专利技术提供的射频识别标签的衬底损耗显著降低，能将天线有效集成在标签上，极大减小了射频标签芯片的面积；并且其相应的制备方法与现有CMOS工艺完全兼容，成本低廉，工艺简单，非常适合射频识别标签的大规模工业生产。

【技术实现步骤摘要】

本专利技术涉及一种具有片上天线的射频识别标签，此外，本专利技术还涉及一种制造该射频识别标签的方法。
技术介绍
随着无线通讯和半导体技术的发展，射频识别(RFID)技术在越来越多的场合得到应用并逐渐取代了一些现有的传统的技术。由于RFID的种种优越性能，在越来越多的场合我们都可以看到它们的身影。射频识别系统主要由射频标签(如附图1所示)和射频读写器构成，但现在射频识别标签的成本仍然比较高，而传统的条形码成本低廉，这成为RFID 在某些领域(例如零售业)得以大规模应用的最大制约因素。而在标签的总成本里，天线的制作成本要占一半以上，因此可以这么说，制作低成本的天线将成为大规模推广RFID的战略重点之一。目前的标签天线主要都是片外天线，这种天线至少有以下三个不足之处1.不与 CMOS工艺兼容，这正是导致天线制作成本无法下降的最主要因素；2.面积较大，这将限制 RFID的应用场合(例如将标签嵌入动物体内以便及时探测其踪迹)；3.增大了系统的不确定性和不稳定性，由于芯片需要通过键合线和天线连接，然而在高频应用中，绑线常常会有较大的寄生电感，并且其寄生量随绑线的长度和角度产生较大的变化，这些在制作过程中很难精确控制，导致整个标签的可靠性变差。解决这些问题的最好办法之一就是使用片上天线，这能够极大的降低成本和缩小面积。然而，制作片上天线的最大难点在于如何在一个很小的硅片面积上制作高效率的天线，即天线集成的问题。尽管理论证实片上天线完全可行，但在实际的设计和制作过程中仍存在诸多问题，其中最主要的是天线的绕线损耗和硅片衬底上的损耗。目前，通过先进的工艺(如顶层厚铜金属工艺)已经能够显著地减小天线电感的绕线损耗，由此，硅片衬底上的能量损耗便成为阻碍天线集成的主要因素了。由于片上天线是制作在硅片上的，读写器发送的电磁波除一部分通过天线进入标签电路之外，还有相当大一部分能量进入了衬底，严重影响了射频前端标签的工作。而普通硅衬底的低电阻率、高介电常数和低热导率则是产生上述衬底效应的主要原因。因此，与片外天线相比，片上天线的效率通常较低。理想的衬底应具有高电阻率、低介电常数和高热导率的特点，而现有普通硅衬底的电阻率仅为几Ω. cm，相对介电常数为10左右，因此在普通的硅衬底上制作片上天线一般都难以得到满意效果，这也是导致其至今无法大规模应用的原因。目前，有报道提出了一些方案来解决天线效率低下这一棘手的难题，如日本的纳米器件与系统研发中心在衬底进行质子注入以提高衬底电阻(A.B.M.H.Rashid， S. Watanabe, Τ. Kikkawa, High Transmission GainIntegrated Antenna on Extremely High Resistivity Si for ULSI WirelessInterconnect”， IEEE Electron Device Letters, Dec. 2002，vol. 23，no. 12，pp. 731-733.)；荷兰 Delft 大学在衬底上外延一层高阻多晶硅，在上面制作集成电感或天线(P.M.Mendes，S. Sinaga，A. Polyakov, Wafer-Level Integration of On-Chip Antennas and RF Passives Using High-ResistivityPolysilicon Substrate Technology，，，2004 Electronic Components andTechnology Conference, 2004, pp. 1879-1884.)；也有实验室在普通硅衬底和天线之间淀积一层10 μ m厚的树脂以隔绝衬底的感应电流(Hiroshi Abe,Masakazu Sato,Kazuhisa Itoi,Microwave Operation of On-Chip AntennaEmbedded in WL-CSPIVVAT 2005, Mar. 2005，pp. 147-150.)。这些方法都能在一定程度上减小衬底的损耗，提高片上电感或天线的效率，但上述方法存在与标准CMOS工艺不兼容，成本过高或工艺过于复杂等致命问题，无法应用于工业界的大规模制作。因此，必须找到一种与标准CMOS工艺相兼容且成本较低的方法来解决这一问题。
技术实现思路
本专利技术的一个目的是提供一种能够与标准CMOS工艺相兼容且成本较低的。根据本专利技术的第一方面，提供了一种射频识别标签，其中射频识别标签包括布置在硅片的正面的核心电路块以及片上天线，其中所述硅片包括布置在所述硅片的背面的体硅层，其中，所述体硅层包括深槽阵列衬底层、以及布置于深槽阵列衬底层上方的剩余体硅层。在上述的射频识别标签中，深槽阵列衬底层被形成在所述所述片上天线的下方， 例如可以是正下方，也可以是包含正下方的较大区域。在上述的射频识别标签中，所述深槽阵列衬底层具有电感耦合等离子深槽阵列和 /或反应离子刻蚀深槽阵列在上述的射频识别标签中，所述体硅层的厚度为1-40微米；优选地为5微米。在上述的射频识别标签中，所述深槽阵列中的深槽的间距介于I-IOum的范围内， 优选地深槽的间距为5um。在上述的射频识别标签中，所述深槽阵列中的深槽的截面的开孔直径介于I-IOum 的范围内，优选地开孔直径为5um。需要说明的是，深槽阵列中的深槽的截面可以是例如矩形、圆形、或者诸如椭圆之类的不规则圆形。因此，当深槽截面是规则圆形之外的其它形状时，术语“开孔直径”应该被广义地理解为深槽截面的不规则轮廓上任意两点间的最大距离。根据本专利技术的第二方面，提供了一种制备射频识别标签的方法，其中射频识别标签包括硅片，其特征在于，所述方法包括在硅片正面形成核心电路块以及片上天线；以及在硅片背面形成深槽阵列衬底层。优选地，所述深槽阵列衬底层具有电感耦合等离子深槽阵列和/或反应离子刻蚀深槽阵列。在上述方法中，深槽阵列衬底层被形成在所述所述片上天线的下方。在上述方法中，在所述在硅片背面形成深槽阵列衬底层的步骤中，通过电感耦合等离子刻蚀形成所述深槽阵列衬底层，其中在电感耦合等离子刻蚀反应后形成两层，分别为硅片的剩余体硅层和深槽阵列衬底层。在上述方法中，在电感耦合等离子刻蚀工艺中，所述深槽阵列衬底层中的电感耦合等离子深槽未穿透所述硅片的表面。本专利技术所提供的射频识别标签所包含的深槽阵列衬底层，具有高电阻率(约为 IO6Ω. cm)和低介电常数(约为3 幻的特点，可显著降低标签衬底的能量损耗和耦合效应，能将天线有效集成在射频识别标签上，极大减小了射频标签芯片的面积，显著提高了射频识别标签的性能，且明显减小了射频识别标签的制作成本，将大力推动射频识别技术的应用。本专利技术所提供的射频识别标签的制备方法，由于采用的电感耦合等离子刻蚀易于控制刻蚀深度，因此便于控制深槽阵列衬底层与体硅层的距离，从而能够有效提高衬底的电阻率，彻底解决了由于衬底损耗而无法将天线集成的问题。而且由于在制备完片上天线和核心电路之后再进行电感耦合等离子刻蚀工艺，因此对之前制备的片上天线和核心电路工艺不会引起工艺污染，也不会造成其他可能的影响。在目前的标准CMOS工艺中，电感耦合等离子刻蚀工艺是非常普遍、常用的标准工艺本文档来自技高网...

【技术保护点】
１．一种射频识别标签，其中射频识别标签包括布置在硅片的正面的核心电路块以及片上天线，其中所述硅片包括布置在所述硅片的背面的体硅层，其特征在于，所述体硅层包括：深槽阵列衬底层、以及布置于深槽阵列衬底层上方的剩余体硅层。

【技术特征摘要】
1.一种射频识别标签，其中射频识别标签包括布置在硅片的正面的核心电路块以及片上天线，其中所述硅片包括布置在所述硅片的背面的体硅层，其特征在于，所述体硅层包括深槽阵列衬底层、以及布置于深槽阵列衬底层上方的剩余体硅层。2.根据权利要求1所述的射频识别标签，其特征在于，深槽阵列衬底层被形成在所述片上天线的下方。3.根据权利要求1或2所述的射频识别标签，其特征在于，所述深槽阵列衬底层具有电感耦合等离子深槽阵列和/或反应离子刻蚀深槽阵列。4.根据权利要求1或2所述的射频识别标签，其特征在于，所述体硅层的厚度为1-40 微米。5.根据权利要求1或2所述的射频识别标签，其特征在于，所述深槽阵列中的深槽的间距介于I-IOum的范围内。6.根据权利要求1或2所述的射频识别标签，其特征在于，所述深槽阵列中的深槽的截面的开孔直径介于I-IOum的范围内。...

【专利技术属性】
技术研发人员：李琛，王勇，陈寿面，
申请(专利权)人：上海集成电路研发中心有限公司，
类型：发明
国别省市：31