静电放电保护电路制造技术

一种静电放电保护电路，用于对芯片管脚进行静电放电保护，包括：ＮＭＯＳ晶体管，其栅电极和源极接地，漏极连接所述芯片管脚，所述ＮＭＯＳ晶体管为本征ＮＭＯＳ晶体管，且其栅电极的掺杂类型为Ｐ型离子。本发明专利技术的ＥＳＤ保护电路中所述本征ＮＭＯＳ晶体管内部寄生的ＮＰＮ三极管较容易导通，避免了静电电压对器件造成的损坏。

Electrostatic discharge protection circuit

An electrostatic discharge protection circuit for electrostatic discharge protection of chip pins include: NMOS transistor, the gate electrode and the source drain ground, is connected with the chip pins, the NMOS transistor for intrinsic NMOS transistor, and the gate electrode type P type ion doping. In the ESD protection circuit of the invention, the NPN transistor which is parasitic inside the intrinsic NMOS transistor is easy to conduct, so as to avoid the damage caused by the electrostatic voltage to the device.

【技术实现步骤摘要】

本专利技术涉及静电放电保护电路。
技术介绍
集成电路工艺技术水平已经进入深亚微米阶段，随着器件的特征尺寸(⑶， critical dimension)的不断减小，静电放电(ESD，Electrostatic Discharge)现象越来 越容易损坏集成电路内部的器件。据统计，将近40%的集成电路失效问题是由静电放电引 起的。因此，对集成电路进行ESD保护设计也变得尤为重要。现有技术中的ESD保护电路主要是由MOS晶体管构成的，使用最广泛的有栅电极 接地 NMOS 晶体管(GGNMOS，Gate-grounded NM0S)、栅电极接电源 PMOS 晶体管(GDPM0S， Gate-VDD PM0S)和可控硅(SCR，silicon-controlled rectifier)等。由于 GGNMOS 与 CMOS 工艺有很好的兼容性，因此得到了广泛的应用。图1示出了现有技术中一种ESD保护电路的结构示意图。如图1所示，该ESD保 护电路用于对芯片管脚102进行静电放电保护，包括NMOS晶体管101，其栅电极和源极接 地，漏极连接所述芯片管脚102。图2示出了图1所示的ESD保护电路的本文档来自技高网...

【技术保护点】
１．一种静电放电保护电路，用于对芯片管脚进行静电放电保护，包括：ＮＭＯＳ晶体管，其栅电极和源极接地，漏极连接所述芯片管脚，其特征在于，所述ＮＭＯＳ晶体管为本征ＮＭＯＳ晶体管，且其栅电极的掺杂类型为Ｐ型离子。

【技术特征摘要】

【专利技术属性】
技术研发人员：黎坡，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]