已提出将错误校正码（ＥＣＣ）用于在高频存储器装置中检测在存储器控制器与存储器装置之间所传输的信号中的错误。对于高频存储器装置来说，ＥＣＣ具有大于一个时钟循环的延迟特性。当延迟超过一个时钟循环但远少于两个时钟循环时，必须添加完整的第二时钟循环。通过计算并比较静态逻辑电路及动态逻辑电路中的ＥＣＣ值，逻辑延迟显著减小。另外，可使用两组静态逻辑门计算并比较所述ＥＣＣ值，其中第二静态逻辑门由相对于第一组逻辑门的时钟信号延迟的时钟信号进行时钟计时。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术针对错误校正码在存储器系统内的使用，且更特定来说，本专利技术的一个或 一个以上实施例涉及减少逻辑延迟，所述逻辑延迟与计算及比较在耦合于存储器系统中各 组件之间的命令、地址及数据信号中的错误校正码相关联。
技术介绍
在存储器装置(例如，动态随机存取存储器(DRAM))中，在数据信道频率增加 时，维持信号完整性变得更加重要。因此，已提出将错误校正码(ECC)，例如循环冗余校验 (CRC)，用于在高频率存储器装置中检测在存储器控制器与存储器装置之间所传输的信号 中的错误。在存储器装置中，ECC可连同命令、地址及数据信号一起在存储器控制器与所述存 储器装置之间传输。信号可串行化成包并沿信道传送。在写入命令中，一旦存储器装置接 收到包，即计算ECC值并将其与在所述包中传输的已知ECC值比较。如果所述值相同，那么 确认命令、地址及写入数据信号并提供对存储器装置中的存储器阵列的存取。相反，如果所 计算的ECC值不同于已知ECC值，那么抑制包中的命令信号且不向存储器阵列发送写入数 据。图1显示根据现有技术的逻辑路径100的框图，所述逻辑路径用于在高频存储器 装置中计算及比较ECC值。用于计算ECC值的逻辑路径100包含两个由相应触发器104及 108时钟计时的静态逻辑门102及106。更具体而言，包由锁存器122响应于输入捕获时钟 来捕获。将用于写入命令的命令信号发送到命令解码器110。另外，将命令信号、地址信号及 写入数据信号发送到一组第一静态逻辑门(SLl) 102。举例来说，如果捕获到16个位，那么 将4个命令位发送到命令解码器且将所有16个位发送到SL1102。SL1102通过产生所述项 的部分和完成ECC计算的第一部分。所述项的部分和从SL1102输出，并锁存于第一触发器 104中。所述部分和从第一触发器104输出井被提供到第二组的静态逻辑门(SL2) 106。ECC 计算的剩余部分在SL2106中完成。此外，在SL2106中将所计算的ECC与所传输的ECC比 较。当所计算的ECC值与所传输的ECC值匹配时，SL2106产生ECC有效信号。来自SL2106 的ECC有效信号在被提供到ECC有效逻辑门120之前锁存于第二触发器108中。并行地，命令解码器110对包中的命令信号进行解码。经解码的命令信号分别由 第一及第二触发器114及118时钟计时，以便可在将ECC有效信号提供到ECC有效逻辑门 120的同时将经解码的命令信号提供到ECC有效逻辑门120。因此，经解码的命令信号是在 与ECC有效信号从第二触发器108时钟输出的约相同时间处从第二触发器118时钟输出。 当所计算的ECC值与所输出的ECC值相同时，ECC有效逻辑门120确认命令并提供对存储 器阵列(未示出)的存取。相反，当所计算的ECC值不同于所传输的ECC值时，ECC有效逻 辑门120抑制命令。图2中显示显示用于图1的逻辑路径100的延迟的时序图。在图2中，在时间TO 处，包上被施加到输入端子的信号变得有效。在时间Tl处并响应于时钟信号的上升缘，信号被捕获并提供到SL1102(图1)。在时间T2处，所述项的部分和从SL1102输出，T2是大 于在图2的顶部处所显示的时钟信号的半个周期的某一时间周期。在时间T3处并响应于 时钟信号的上升缘，所述项的部分和时钟输入到第一触发器104中并被提供到SL2106。在 时间T4处，ECC有效信号从SL2106输出并被提供到第二触发器108，同样，SL2106需要大 于所述时钟信号的半个周期的时间周期来输出ECC有效信号。在时间T5处并响应于时钟 信号的上升缘，ECC有效信号时钟输入到第二触发器108中，且经解码的命令信号从第二触 发器118时钟输出。在时间T6处，经解码的命令信号及ECC有效信号提供到ECC有效逻辑 门120。在时间T7处，ECC有效逻辑门120产生阵列命令信号。所述阵列命令信号提供对 存储器阵列的存取。从图2可看到，在将包施加到存储器装置之后需要两个时钟周期(即，T1-T5)来 确认包中的命令信号。在Tl之后时钟信号的下降缘之前来自SL1102的信号不能时钟输入 到第一触发器104中，因为SL1102需要大于半个周期来完成其计算。出于相同原因，在T3 之后时钟信号的下降缘之前来自SL2106的信号不能时钟输入到第二触发器108中。然而 在浪费相当多时间之后SL1102及SL2106完成其计算，且分别在时间T3及T5处，将来自 SLl 102及SL2106的信号分别时钟输入到触发器104及108中。对于高频率时钟速度来说，图1中所示的用于计算ECC计算的现有技术方法具有 大于一个内部存储器装置时钟循环的延迟特性。当ECC延迟超过一个时钟周期时，必须在 存取存储器阵列之前将第二时钟周期延迟添加至所述延迟以使ECC计算与命令信号对准 来确认命令。因此，当ECC逻辑延迟大于一个时钟循环但远少于两个时钟循环时，添加完整 的第二时钟周期延迟。现有技术中一种用于使与计算及比较ECC值相关联的延迟最小化的解决方案已 可减慢内部存储器时钟循环的频率。通过减慢时钟频率，ECC的计算及比较可在更少时间 内完成。特定来说，SL1102可在将信号时钟输入到锁存器122中的上升缘之后下降缘之前 完成其计算。类似地，SL2106可在将信号时钟输入到第一触发器104中的上升缘之后下降 缘之前完成其计算。因此，计算及比较可在一个时钟循环内完成，而不必将其扩展为两个时 钟循环。然而，此并不是令人满意的解决方案，因为其减小存储器装置的带宽。因此，存在减少与计算及比较ECC相关联的逻辑延迟而不减小时钟频率的需要。附图说明图1是根据现有技术用于计算错误码的逻辑路径的框图。图2是时序图，其表示根据现有技术计算错误码值的时间。图3是根据本专利技术的一个实施例用于计算错误码的逻辑路径的框图。图4是根据本专利技术的一个实施例的图3的逻辑路径的更详细框图。图5是时序图，其表示根据本专利技术的一个实施例计算错误码值的时间。图6是根据本专利技术的一个实施例用于计算错误码的逻辑路径的框图。图7是时序图，其表示根据本专利技术的一个实施例计算错误码值的时间。图8是存储器装置的框图，所述存储器装置使用根据本专利技术的一个实施例用于计 算错误码的逻辑路径。图9是使用图8的存储器装置的基于处理器的系统的实施例的框图。具体实施例方式本专利技术的实施例针对(例如)提供一种减小与计算ECC相关联的逻辑延迟的方 法。以下将陈述某些细节以提供对本专利技术的实施例的充分理解。然而，所属领域的技术人 员将明了无需此等特定细节也可实践本专利技术的各种实施例。图3显示根据本专利技术的一个实施例用于计算错误码的逻辑路径130的框图。在写 入命令中，逻辑路径130在图3中以与图1中相同的方式捕获包并将传入信号分布至命令 解码器110及一组静态逻辑门132。因此，为简明起见，将不重复对所述过程的解释。所述 组静态逻辑门132类似于图1中的第一组静态逻辑门102，因为所述组逻辑门132计算若干 项的部分和。图3的逻辑路径130与图1的逻辑路径100不同之处在于其在一组动态逻辑 门134中完成ECC计算且将所计算的ECC值与所传输的ECC值比较。如在图1的现有技术 中，如果所计算的ECC有效，那么有效信本文档来自技高网...
【技术保护点】
一种在存储器系统中评估信号的方法，其包括：接收多个信号；接收对应于所传输的错误校正码的信号；从所述所接收的信号中的至少一些信号计算所产生的错误校正码的一部分；从所述错误校正码的所述所计算的部分完成所述所产生的错误校正码的所述计算；将所述所计算的错误校正码与所述所传输的错误校正码比较；及如果所述所计算的错误校正码匹配所述所传输的错误校正码，那么在完成所述比较时与任一时钟信号异步地输出所述所接收的信号中的至少一些信号。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：詹姆斯布赖恩约翰逊，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US
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