提供一种藉控制ＰＣＢ平面（１－２４）的堆栈达到降低装置颤动的模型与方法，以便针对ＦＰＧＡ（１０５）里的关键核心电压来最小化ＦＰＧＡ（１０５）与ＰＣＢ电压平面（１－２４）间的电感。此外，提供一种藉控制封装基板平面的堆栈达到降低颤动的模型与方法，以便针对晶粒里的关键核心电压来最小化晶粒与基板电压平面间的电感。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术是关于印刷电路板(printed circuit board，PCB)以及封装基板，更明确地说，是关于藉控制堆栈达到半导体装置的颤动的减少。
技术介绍
可程序化逻辑装置(programmable logic device，PLD)是众所熟知的集成电路 (IC)类型，它们可由使用者来程序化以实施指定的逻辑功能。其中一种类型的PLD为 现场可程序化门阵列(field programmable gate array，FPGA),其通常包含一可程序化铺砖 的数组。举例来说，该些可程序化铺砖可能包含可程序化输入/输出区块(input/output block, IOB)、可组态逻辑区块(configurable logicblock，CLB)、专属随机存取内存区 块(dedicated random access memory block, BRAM)、乘法器、数字讯号处理区块(digital signal processing block, DSP)、处理器、频率管理器、延迟锁相回路(delay lock loop， DLL)等。明显的是，本文中所使用的“包含”具有包容之意，而没有任何限制。其中一种此类FPGA是可从位于美国加州圣荷西市95124的Xilink公司购得的 Xilink Virtex FPGA。一 FPGA通常包含一 CLB数组，其会受到一圈IOB包围。该 等CLB与IOB藉由一可程序化互连结构来相互连接。该等CLB、IOB以及互连结构通 常藉由将一串组态数据加载内部组态内存单元中而程序化，其定义如何组态该等CLB、 IOB以及互连结构。该组态数据可自一外部内存读取，虽然习知上其为一外部集成电路 内存EEPROM、EPROM, PROM以及类似的内存；不过，亦可以使用一计算机来提供该 数据。接着，该等个别内存单元的集合状态决定该FPGA的功能。FPGA可能包含一或 多个嵌入式微处理器。举例来说，一微处理器可能会放置在为其所保留的区域中，该区 域通常称为“处理器区块”。该FPGA会附接至一计算机或其它雷同装置的印刷电路板 (PCB)。另一类型的PLD为复杂可程序化逻辑装置(complex programmable logicdevice, CPLD)。CPLD包含两个或多个“功能区块”，它们连接在一起并且藉由一互连切换器 矩阵连接至输入/输出(I/O)资源。CPLD的每一个功能区块包含一双层AND/OR结 构。为清楚说明目的，虽然可以使用其它类型的PLD和半导体装置，但FPGA于下面说明。图1所示为一范例印刷电路板(PCB) 100，其上安置着一范例FPGA芯片105。 多个接触部件(举例来说，金属垫区域或弹簧探针(图中未显示))从PCB 100的上表面 延伸。FPGA芯片105上安置着多个焊球110，用以电连接至PCB 100的该等接触部件。 FPGA芯片105还包含通过凸块120电连接至一载体的晶粒115。PCB 100包含作为电力 供应电压轨、接地线以及讯号线(图中未显示)的层。通道经由焊球110连接该些层并 且贯穿FPGA 105的电路。当PCB电压供应驱动FPGA的电路时，PCB可能因至该等PCB层的连接产生在FPGA中造成颤动。造成颤动的其中一项因素是PCB中的局部电压供应噪声。沿着在 FPGA中供应电力与讯号给组件的线路中的寄生电感、电容以及电阻负载均可能导致电压 波动，其包含接地弹跳(ground bounce)与供应弹跳(supply bounce)，它们增加PCB中的局部电力供应噪声。此噪声提供延迟组件在该FPGA中含有该等延迟组件的频率讯号上 产生颤动。图2所示为一二十四层PCB堆栈的现行范例。此PCB 100具有三个电力供应平 面11、13以及14;以及十个讯号平面1、3、5、7、9、16、18、20、22以及24。此种 施行将所有电力供应平面11、13以及14放置在电路板的中间，但是每一个电力供应平面 出现在该堆栈内的顺序则没有指定任何特殊规则。举例来说，该等电力供应平面可能因 为它们不同的电压而产生差异。以另一个范例来说，某些“核心”电力供应平面会供电 给该FPGA内的时序关键(timing-critical)电路，而其它电力供应平面则供电给该FPGA 内的输入/输出电路。进一步，此堆栈具有两个彼此相邻的电力供应平面13与14，这允 许噪声从其中一个平面耦合至另一个平面上。图3所示为一八层封装基板300堆栈的现行范例。该封装基板300是一用来安 置硅晶粒的类PCB结构。晶粒315经由导体球320电连接至该封装基板300。请注意， 相较于I/O电力供应(如平面4上所示的“Vcc-I/O供应平面”)，主核心供应(如平面 6上所示的“ Vcc-主核心供应平面”)以及第二核心供应(如平面7上所示的“ Vcc-第 二核心供应平面”)会比较远离晶粒315。图4所示为一十层封装基板300堆栈的现行范例。请注意，相较于第一I/O电力 供应(如平面4上所示的“Vcc-I/O供应平面”)，主核心电力供应(如平面6上所示的“Vcc-主核心供应平面”)会比较远离晶粒315。同样地，相较于第一与第二 I/O电力 供应平面两者(如平面4与8上所示的“Vcc-I/O供应平面”)，第二核心电力供应(如 平面10上所示的“Vcc-第二核心供应平面”)会比较远离晶粒315。因此，当频率经由一 PCB传播至且贯穿一硅装置(例如FPGA)时希望减少其上 的颤动数量。
技术实现思路
提供一种藉控制PCB平面的堆栈达到降低装置颤动的模型与方法，以便针对 FPGA里的关键核心电压来最小化FPGA与PCB电压平面间的电感。此外，提供一种藉 控制封装基板平面的堆栈达到降低颤动的模型与方法，以便针对晶粒面的关键核心电压 来最小化晶粒与基板电压平面间的电感。附图说明前面已经借助附图解释过本专利技术的进一步细节，其中图1所示为一范例PCB，其上安置着一范例FPGA ；图2所示为一二十四层PCB堆栈的现行范例；图3所示为一八层封装基板堆栈的现行范例；图4所示为一十层封装基板堆栈的现行范例；图5所示根据本专利技术实施例的二十四层PCB受控堆栈的范例；图6所示根据本专利技术实施例的二十二层PCB受控堆栈的范例；图7所示根据本专利技术实施例的二十层PCB受控堆栈的范例；图8所示根据本专利技术实施例的八层封装基板受控堆栈的范例；图9所示根据本专利技术实施例的十层封装基板受控堆栈的范例；以及图10所示根据本专利技术实施例的十层封装基板受控堆栈的替代范例。具体实施例方式本专利技术的各实施例可在频率经由一 PCB传播至且贯穿一硅装置(例如FPGA)时 减少其上的颤动数量。藉由最小化出现在驱动FPGA上的时序关键电路的内部电压轨上 的涟波(波峰至波峰的振幅以及振荡两者)数量可以抑制颤动。该些电压轨行经该PCB 的多个平面并且穿越该FPGA。FPGA的时序关键电路的范例有频率树、延迟线以及数字 频率管理(digital clock management，DCM)。该些电路运作在主核心电压上。频率树将 系统频率讯号从一共同点散布至该系统中使用该频率讯号的所有组件。延迟线是一用来 延迟一传播讯号的传输线或等效装置，例如模拟延迟线。本文所述的延迟线可能还包含 一本文档来自技高网...
【技术保护点】
一种在印刷电路板（ＰＣＢ）中排列平面的方法，一半导体装置附接至该印刷电路板（ＰＣＢ），该方法包括： 将该ＰＣＢ的一或多个核心电压供应平面放置在该半导体装置的近端处，其包括： 将一主核心电压供应平面放置在最靠近该一或多个核心电压供应平面的半导体；以及 以受到该一或多个核心电压供应平面中每一者驱动的该半导体装置的电路能够接受供应噪声的数量为基础，依照递减的顺序将该一或多个核心电压供应平面中的其它核心电压供应平面放置在该主核心电压供应平面的下方；以及 将一或多个输入／输出（Ｉ／Ｏ）电压供应平面放置在该一或多个核心电压供应平面的下方，其包括： 将一最低Ｉ／Ｏ电压供应平面放置在最靠近该一或多个核心电压供应平面处；以及 依照递增电压的顺序将该一或多个Ｉ／Ｏ电压供应平面中的其它Ｉ／Ｏ电压供应平面放置在该最低Ｉ／Ｏ电压供应平面的下方。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：安东尼T道，
申请(专利权)人：吉林克斯公司，
类型：发明
国别省市：US[美国]
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