本发明专利技术包括一种使用从主装置到ＮＡＮＤ快闪存储器装置的串行外围接口（ＳＰＩ）通信来修改所述ＮＡＮＤ快闪存储器装置的设定的系统及方法。一个实施例大体上包括：将启用信号发送到第一存储器电路输入；将时钟信号发送到第二存储器电路输入；将与所述时钟信号同步的命令信号发送到第三存储器电路输入；将与所述时钟信号同步的存储器寄存器地址信号发送到所述第三存储器电路输入；及将与所述时钟信号同步的设定信号发送到所述第三存储器电路输入。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例大体上涉及存取及修改NAND快闪存储器装置的设定，且更明确 地说，涉及存取及修改经配置以经由串行外围接口互连的NAND快闪存储器装置的设定。
技术介绍
一般来说，大部分NAND快闪存储器装置经由众多输入引脚在NAND快闪装置与主 机装置之间使用并行通信。尽管有效，但引脚的数量极大地增加NAND快闪存储器装置在集 成电路(IC)芯片上占用的空间量。作为并行通信的替代方案，串行通信可减少互连件的数 目。然而，关键功能性可能随输入引脚的数量减少而减少。串行外围接口(SPI)准许在主装置与一个或一个以上从属装置之间的同步串行 数据链路。对于到一个从属装置的同步串行连接，SPI使用四条线，其包括芯片选择(CS)、 串行时钟(SCK)、主输出从输入(M0SI或SI)及主输入从输出(MIS0或SO)。为了与额外从 属装置通信，唯一额外CS线伴随每一装置，但额外装置可共享相同的SCK、SI及SO线。由于 从属装置由主装置一次选择一个，所以在任何给定时刻将仅一个从属装置与主装置通信。主装置通常通过将CS设定为低来启用从属装置。一旦经启用，从属装置便可与主 装置通信。通过与串行时钟信号(SCK)同步的数据传输，主装置起始数据帧，在从输入(SI) 线上发送数据信号且在从输出(SO)线上接收数据。因为传输及接收两者同时发生，所以 SPI通信可被称为全双工。已经配置以使用SPI通信的装置包括EEPR0M及NOR快闪存储器(两种形式的非 易失性存储器装置)。SPI EEPR0M允许具有少至八个引脚的IC，而常规EEPR0M可能需要 32个引脚或更多。SPI NOR快闪存储器同样允许具有实质上比常规NOR存储器少的引脚的 IC。N0R快闪存储器可被认为非常适合于SPI。因为N0R快闪存储器提供全地址及数 据总线，所以N0R可提供对任何存储器位置的随机存取。因此，通过例如SPI等串行通信协 议，N0R可相当容易地输出所要数据点。另一方面，在许多应用中，N0R快闪通常可证明不如例如NAND快闪等其它存储器 格式那样合乎需要。与N0R快闪相比，NAND快闪存储器使用较短擦除时间，同时占用较小 的裸片空间。另外，与N0R快闪相比，NAND快闪存储器单元可耐受较大数目的写入及擦除 循环，通常为十倍或十倍以上。部分地归因于NAND存储器的逐页读出而非提供对任何存储器位置的随机存取的 性质，NAND在历史上已被认为不适合于供与SPI —起使用。此外，因为许多标准NAND功能 性取决于在某些时间启用各种输入引脚，所以组合两者的尝试可能需要从SPI到标准NAND 的难操纵的转译且/或可能不能提供可能所要的许多有用特征。本专利技术的实施例可针对于上文陈述的问题中的一者或一者以上。附图说明图1为根据本专利技术的实施例的经配置以与主装置通信的SPI NAND存储器装置的 框图；图2为说明在主装置与图1的存储器装置之间的通信的方法的流程图；图3为说明使用图1的存储器装置执行寄存器写入操作的方法的流程图；图4为说明在图3的执行寄存器写入操作的方法期间信号的时序的时序图；图5为说明使用图1的存储器装置执行寄存器读取操作的方法的流程图；图6为说明在图5的执行寄存器读取操作的方法期间信号的时序的时序图；图7为说明读取图1的存储器装置的参数页的方法的流程图；图8为根据本专利技术的实施例的经配置以包括一次性可编程(OTP)存储器块的 SPINAND存储器装置的框图；图9为说明对图8的存储器装置中的一次性可编程(OTP)存储器执行操作的方法 的流程图；图10为说明对图8的存储器装置中的一次性可编程(OTP)存储器按页或块进行 写入保护的方法的流程图。具体实施例方式参看图1，SPI NAND存储器装置10使用串行外围接口(SPI)协议与主装置12介 接。控制器14包括四个接口引脚，所述接口引脚包括用以接收芯片选择信号CS 16的芯片 选择(CS)引脚、用以接收时钟信号SCK 18的时钟(SCK)引脚、用以接收输入信号SI 20的 从输入(Si)数据输入引脚及用以输出输出信号SO 22的从输出(SO)数据输出引脚。在主 装置12与控制器14之间的数据传送经由输入信号SI 20及输出信号SO 22串行地发生。主装置12可通过将芯片选择信号CS 16从高设定到低而启用控制器14。在启用 控制器14之后，主装置12可发送时钟信号SCK 18及对应的数据信号SI 20。由SI 20 (及 SO 22)所传输的每一位可与时钟信号SCK 18的上升或下降边沿同步。为了说明目的，存储 器装置10在上升时钟边沿上所锁存的SI 20上输入数据且在下降边沿上所释放的SO 22 上输出数据。因此，时钟信号SCK 18的第一上升边沿对应于SI 20的第一位，且SCK 18的 随后上升时钟边沿对应于SI 20的随后位。以同样的方式，在SO 22上输出的每一位在时 钟信号SCK 18的下降边沿上转变。在主装置12与控制器14之间的通信通常在主装置12将芯片选择CS 16设定为 低时开始。主装置12随后发送时钟信号SCK 18且开始经由SI 20发送消息。如下文所论 述，消息通常可包含单字节命令，随后是一个或一个以上全字节的存储器地址，通常进一步 随后是一个或一个以上全字节的数据。控制器14可通过经由SO 22发送同步消息来响应。 归因于SPI的性质，控制器14可不断地经由SO 22输出垃圾数据，直到当主装置12期望响 应时的适当时间为止。主装置12可在消息中将写入寄存器命令或读取寄存器命令发送到控制器14。写入寄存器命令或读取寄存器命令致使控制器14存取易失性存储器寄存器24。去往及来自 控制器14及寄存器24的数据传送在控制线28的控制下经由总线26发生。可能的存储器 寄存器24可包括(例如)用以指示装置操作状态的状态寄存器、用以防止存储器的某些部分被写入的块写入锁定寄存器、用以启用从存储器的一次性可编程(OTP)部分读取或写入 到存储器的OTP部分的OTP启用寄存器，及/或用以启用从存储器的参数页读取或写入到 存储器的参数页的参数页启用寄存器。控制器14还可在执行内部操作时存取寄存器24。另外，当针对给定寄存器设定特 定启用位或旗标时，控制器14可更改操作以进入替代操作模式，如下文所论述。存取寄存器24可准许用户控制存储器装置10的许多功能方面，例如输出缓冲器 驱动强度、用于输出数据的等待时间的时钟循环的所要数目、需要全字节或使用最小数目 的地址的地址循环格式及/或是启用还是停用错误校正码(ECC)。某些寄存器可保持(例 如)可在发布寄存器写入命令时复位的错误状态，而其它寄存器可使得用户能够基于变化 的SCK 18频率而控制时序。最后，为了灵活性，寄存器可经配置以使得存储器装置10能够 在SPI NAND与NAND用户模式及接口之间切换。为了在特定存储器地址处对非易失性NAND快闪存储器执行操作，控制器14可将 存储器地址信号经由总线30发送到行及列解码器(未描绘)。控制器14可使用控制线32 来控制行及列解码器的启动。视操作而定，控制器可(例如)将数据字节经由总线36加载 到高速缓冲存储器寄存器34中，其中以控制线38控制高速缓冲存储器寄存器34。NAND存 储器阵列40经本文档来自技高网...
【技术保护点】
一种操作ＳＰＩＮＡＮＤ快闪存储器装置的方法，其包含：将启用信号发送到第一ＮＡＮＤ存储器电路输入；将时钟信号发送到第二ＮＡＮＤ存储器电路输入；将寄存器写入命令信号发送到第三ＮＡＮＤ存储器电路输入，其中所述寄存器写入命令信号与所述时钟信号同步；将存储器寄存器地址信号发送到所述第三ＮＡＮＤ存储器电路输入，其中所述存储器寄存器地址信号与所述时钟信号同步；及将数据信号发送到所述第三ＮＡＮＤ存储器电路输入，其中所述数据信号与所述时钟信号同步。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：西奥多T皮耶克尼，维克托Y蔡，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US[美国]
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