本发明专利技术提供包括经由ＳＰＩ接口（１６）操作ＮＡＮＤ存储器装置（１４）的实施例。一种此类方法（３０）包括高速缓冲存储器加载（３２）ＮＡＮＤ存储器装置（１４），其包括：将数据加载到所述ＮＡＮＤ存储器装置（１４）的高速缓冲存储器（２０）中；将数据从所述ＮＡＮＤ存储器装置（１４）的所述高速缓冲存储器（２０）写入（３４）到所述ＮＡＮＤ存储器装置（１４）的存储器阵列（２２）的地址；及轮询（３６）以确定所述正被写入的数据的状态。此外，一种此类方法（１０６）包括经由ＳＰＩ接口（１６）在ＮＡＮＤ存储器装置（１４）中高速缓存数据，其包含：将第一数据加载（１０８）到所述ＮＡＮＤ存储器装置（１４）的高速缓冲存储器（２０）；将所述第一数据写入（１１０）到所述ＮＡＮＤ存储器装置（１４）的ＮＡＮＤ存储器阵列（２２）的第一地址（８８）；轮询所述高速缓冲存储器（２０）的状态（１１２、１１４）；如果轮询指示所述高速缓冲存储器（２０）就绪，则用第二数据加载所述高速缓冲存储器（２０）的一部分（１１６）；轮询所述高速缓冲存储器（２０）及所述ＮＡＮＤ存储器装置（１４）的状态（１１８、１２０）；及如果轮询指示所述高速缓冲存储器（２０）就绪且所述装置（１４）就绪，则将所述第二数据写入（１２４）到所述ＮＡＮＤ存储器装置（１４）的所述ＮＡＮＤ存储器阵列（２２）的第二地址（９０）。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例大体上涉及存储器装置的领域，且更明确地说，涉及NAND存储器 装置的串行外围接口(SPI)。
技术介绍
串行外围接口(SPI)是在两个装置之间提供相对简单连接的通信接口。SPI包括 使得主装置能够与一个或一个以上从属装置进行通信的4导线串行总线。经由SPI同时传 输及接收数据，从而使其成为全双工协议。所述协议在处理器及其它装置当中提供低/中 等带宽(1兆波特)网络连接。SPI大体上具有包括两条控制线及两条数据线的四根导线。控制线包括串行时钟 (SCLK)线及芯片选择(CS)线。SCLK线用数字时钟信号来驱动以调节位在装置之间的流动。 CS用启用或停用正由主装置控制的从属装置的信号来驱动。数据线包括主输出/从输入 (M0SI)线及主输入/从输出(MIS0)线。M0SI线用以将数据从主装置的输出传送到从属装 置的输入。MIS0线用以将数据从从属装置的输出传送到主装置的输入。SPI的控制线及数据线的简单配置使得SPI能够在低成本下具有相对高的板密 度。换句话说，四个控制线在组件之间进行导引是简单的且可能不会占据印刷电路板(PCB) 上的显著量的表面面积。因此，SPI接口对于使用于例如计算机等要求紧密及简单布局的 应用中可能是有益的。计算机系统及其它电力系统大体上包括一个或一个以上存储器装置。举例来说， 计算机常常使用NOR快闪存储器及NAND快闪存储器。NOR及NAND快闪各自具有超越彼此 的某些优点。举例来说，NOR快闪存储器通常具有比NAND快闪慢的写入及擦除速度。此外， NAND快闪存储器通常具有比NOR快闪存储器大的耐久性。然而，NOR快闪存储器通常启用 对存储于存储器装置内的数据的随机存取，而NAND快闪存储器大体上要求以较大群组存 取及写入数据。举例来说，NAND快闪存储器通常包括各自包括多个页的多个块，其中每一 页包括大量字节的数据。在操作中，每次一个块地擦除数据，且每次一个页地写入数据。一般来说，通过并行接口实现例如处理器等装置与NAND存储器装置之间的通信。 换句话说，在装置与NAND存储器装置之间制造多个连接以在装置与NAND存储器之间实现 数据的同时(并行)传送，这与串行传送相反。遗憾的是，额外数目的连接可能增大接口的 复杂性，增大印刷电路板上使用的表面面积的量，且增大线之间的噪声(串扰)。本专利技术的实施例可针对于上文阐述的问题中的一者或一者以上。附图说明图1为说明根据本专利技术的一个或一个以上实施例的存储器装置的实施例的框图；图2为说明根据本专利技术的一个或一个以上实施例的高速缓冲存储器加载NAND存 储器阵列的方法的框图；图3为进一步说明根据本专利技术的一个或一个以上实施例的高速缓冲存储器加载NAND存储器阵列的方法的流程图；图4为说明根据本专利技术的一个或一个以上实施例的SPI信号的时序图；图5为说明根据本专利技术的一个或一个以上实施例的将随机数据加载到NAND存储 器装置的高速缓冲存储器中的方法的框图；图6为进一步说明根据本专利技术的一个或一个以上实施例的将随机数据加载到 NAND存储器装置的高速缓冲存储器中的方法的流程图；图7为说明根据本专利技术的一个或一个以上实施例的与将随机数据加载到NAND的 高速缓冲存储器中相关联的SPI信号的时序图；图8为说明根据本专利技术的一个或一个以上实施例的在NAND存储器装置内移动数 据的方法的框图；图9为说明根据本专利技术的一个或一个以上实施例的在NAND存储器装置内移动及 修改数据的方法的框图；图10为进一步说明根据本专利技术的一个或一个以上实施例的在NAND存储器装置内 移动及修改数据的方法的流程图；及图11为说明根据本专利技术的一个或一个以上实施例的在NAND存储器装置内同时高 速缓冲存储器加载及执行数据的方法的流程图。具体实施例方式图1包括描绘如大体上由参考标号10指定的NAND存储器系统的框图。NAND存 储器系统10可为多种类型中的任一者，例如使用于计算机、寻呼器、蜂窝式电话、个人备忘 记事本、控制电路等中的那些类型。系统10包括主装置12及从属装置14。在一个实施例 中，主装置12可包括微控制器且从属装置14可包括NAND存储器装置。主装置12经由各种传输线与从属装置14进行通信。在所说明的实施例中，主装 置12及从属装置14经由串行外围接口(SPI)发送及接收信号。在所说明的实施例中，SPI 包括SPI总线16。SPI总线16为以全双工模式进行操作的同步串行数据链路标准。SPI总 线16上的装置以使得主装置12能够起始去往一个或一个以上从属装置14的数据帧的主 /从模式进行操作。主装置12及从属装置14大体上包括使得其能够交换及存储数据值的 移位寄存器。在操作中，主装置12及从属装置14可对存储于寄存器中的数据进行各种操 作，例如将数据保存到存储器。SPI总线16包括主输出/从输入(M0SI)线、主输入/从输 出(MIS0)线、串行时钟(SCLK)线及芯片选择(CS)线。M0SI线包括用以将数据从主装置12的输出传送到从属装置14的输入的第一通信 线。MIS0线包括用以将数据从从属装置14的输出传送到主装置12的输入的第二通信线。SCLK线包括用数字时钟信号驱动以调节位在装置之间的流动的第一控制线。在所 说明的实施例中，SCLK线由主装置12驱动。实施例还可包括外部提供的调节主装置12以 及系统10中的其它装置的SCLK信号。举例来说，输出线上的数据可在SCLK线上的信号的 下降边沿上发生改变，且输入处的数据可在SCLK线上的信号的上升边沿上被锁存。换句话 说，线的状态可在SCLK线上的时钟信号的下降边沿处发生改变且在SCLK线上的时钟信号 的上升边沿上被读取。CS信号包括启用或停用从属装置14的第二控制线。启用及停用从属装置14可确定从属装置何时正与主装置12进行通信(例如，正由其控制)。换句话说，CS线可用以启 用从属装置14以与主装置12进行通信。CS线通常为低态有效信号。因此，主装置12可将 CS线驱动为低以启用从属装置14。在一个实施例中，系统10可包括多个从属装置14。举例来说，系统10可包括连接 到多个从属装置14中的每一者的单条SCLK线、单条MOSI线及单条MISO线。主装置12还 可包括各自连接到多个从属装置14中的一者的多个SC线。在操作中，主装置12可输出到 SCLK线、MOSI线及MISO线，且个别地双态触发相应CS线的状态以启动多个从属装置14中 的特定一者。在所说明的实施例中，从属装置(NAND存储器装置)14包括SPI控制器18、高速缓 冲存储器20、NAND存储器阵列22及ECC 24状态寄存器。SPI控制器18经由SPI总线16 接收及传输数据。经由SPI总线16传输的数据由SPI控制器18的输入接收。SPI控制器 18还经由在NAND存储器装置14内部的数据传送输入/输出线(DT I/O)及控制线26、28 及30传输及接收信号。DT I/O线实现与高速缓冲存储器20的通信。控制线26使得SPI 控制器18能够向高速缓冲存储器20传输控制信号及从高速缓冲存储器20接收控制信号。 控制线28使得SPI控制器能够向NAND存储器阵列22传输控制信号及从NAND存储器阵列 22接收控制信号。控制线30使得本文档来自技高网...
【技术保护点】
一种经由ＳＰＩ接口高速缓冲存储器加载ＮＡＮＤ存储器装置的方法，其包含：将数据加载到所述ＮＡＮＤ存储器装置的高速缓冲存储器中；将数据从所述ＮＡＮＤ存储器装置的所述高速缓冲存储器写入到所述ＮＡＮＤ存储器装置的存储器阵列的地址；及轮询以确定所述正被写入的数据的状态。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：西奥多T皮耶克尼，杰夫余，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US[美国]
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