根据本发明专利技术的一个实施例，带隙电压基准电路包括一组Ｘ电流源、多个电路支路以及多个开关。Ｘ个（其中Ｘ≥３）电流源中的每一个电流源产生与组内其它电流源产生的电流基本相等的相应电流。带隙电压基准电路的多个电路支路共同用来产生带隙电压输出（ＶＧＯ）。多个电路支路中的每个电路支路接收未曾由其它电路支路接收的至少一路电流。多个开关（例如由控制器控制）有选择地随时间而改变由电流源产生的哪些电流被带隙电压基准电路中的多个电路支路中的哪些支路所接收。
【技术实现步骤摘要】
本专利技术的实施例一般涉及产生带隙电压输出(VGO)的带隙电压基准电路、用于与 产生带隙电压输出(VGO)的带隙电压基准电路联用的方法、以及包括产生带隙电压输出 (VGO)的带隙电压基准电路的较大电路(例如稳压器)。
技术介绍
带隙电压基准电路可用来例如为工作在温度波动的环境中的电路提供基本恒定 的基准电压。带隙电压基准电路通常将与绝对温度互补的电压(VCTAT)加至与绝对温度成 比例的电压(VPTAT)上以产生带隙基准输出电压(VGO)。VCTAT通常为简单二极管电压，也 称基极_发射极电压降、正向电压降、基极-发射极电压、或简称为VBE。这种二极管电压通 常由二极管式连接的晶体管(即，其基极和集电极连接在一起的BJT晶体管)提供。VPTAT 可自一个或更多个VBE得到，其中AVBE(VBE增量)是具有不同发射极面积和/或电流并 因此在不同电流密度工作的BJT晶体管的VBE之间的差。图IA示出一种示例性常规带隙电压基准电路100a，该电路100a包括并联连接的 晶体管Ql到QN(在“N”支路中)、晶体管QN+1 (在“ 1”支路中)以及又一晶体管QN+2 (在 “ CTAT ”支路中)。带隙电压基准电路100a还包括放大器120和三个PMPS晶体管Ml、M2和M3，这 些PMPS晶体管配置成充当向“N”、“l”、和“CTAT”支路提供电流的电流源。由于这些PMOS 晶体管的栅极被束缚在一起，因此其源极端子全部连接于正电压轨(VDD)，这些晶体管的源 极-栅极电压是相等的。结果，“N”、“l”和“CTAT”支路接收并工作在大致相同的电流Iptat 下。在图IA中，晶体管QN+2用来产生VCTAT，而与晶体管QN+1配合工作的晶体管Ql 到QN用来产生VPTAT。更具体地，VCTAT是二极管式连接的晶体管QN+2的基极发射极电压 (VBE)的函数，而VPTAT是AVBE的函数，而Δ VBE是晶体管QN+1的基极-发射极电压与并 联连接的二极管式连接的晶体管Ql到QN的基极-发射极电压之间的差的函数。由于负反馈，放大器120调节电流源晶体管Μ1、Μ2和Μ3的共PMOS栅极电压，直到放大器120的非反相(+)和反相(_)输入处于等电势为止。这发生在IptaWRl+VBE^.n =VBEn+1 时，其中 VBEu,..』=VBEn+1-VBE0 因此，Iptat = ΔVBE/R1 这里，带隙电压输出(VGO)如下VGO = VCTAT+VPTAT,= VBE+R2/Rl*VT*ln (N)。其中Vt是热电压，该热电压在室温下大约为^mV。如果VBE 0. 7V，且 R2/Rl*VT*ln(N) 0. 5V，贝丨J VGO 1. 2V。这些电流源可使用图IA中所示以外的替代结构来实现。相应地，提供图IB以示 出更一般的电路。如同图IA的情形，在图IB中，放大器120控制电流源Ip I2和13。在实践中，电流源的长期漂移造成带隙电压输出(VGO)上的漂移，这是不可取的。尤其，I1的变化造成输出如下的VGO变化AVGO+ ++ MR2。来自I2的电流的类似变化造成如下的输出变化Klf P\AVGO =-Vt---- + l/ln(iV)。I UiI3 的变化产生ΔVGO = +。另外，带隙电压基准电路产生噪声，其中一强分量是1/F噪声(有时称为闪烁噪 声)，该噪声与基极电流有关。降低1/F噪声是合需的。
技术实现思路
本专利技术的某些实施例针对减小电流源的长期漂移对由带隙电压基准电路产生的 带隙电压输出(VGO)的影响的带隙电压基准电路。根据本专利技术的一实施例，带隙电压基准电路包括一组X个电流源、多个电路支路、 以及多个开关。这X个(其中x>3)电流源中的每一个电流源产生与该组内其它电流源 产生的电流基本相等的对应电流。带隙电压基准电路的这多个电路支路合而用来产生带隙 电压输出(VGO)。这多个电路支路中的每个电路支路接收未被其它电路支路接收的电流中 的至少一路。这多个开关(例如，由控制器控制)有选择地随时间推移而改变由这些电流 源产生的电流中的哪些被带隙电压基准电路中的这多个电路支路中的哪些支路所接收。这 减少了电流源的长期漂移对带隙电压输出(VGO)的影响，由此使带隙电压输出(VGO)更稳 定。另外，这降低了 1/F噪声。根据一实施例，在任何给定时间，由至少一个电流源产生的至少一路电流不被合 而用来产生带隙电压输出(VGO)的任何电路支路接收，尽管在其它时间由这个(些)电流 源产生的电流是由合而用来产生带隙电压输出(VGO)的电路支路接收的。本专利技术的实施例还针对用于与产生带隙电压输出(VGO)的带隙基准电路联用的 方法，其中带隙电压基准电路包括多个电路支路，这些支路合而用来产生带隙电压输出 (VG0)。根据一实施例，这类方法包括使用一组X个(其中X >3)电流源中的每个电流源 来产生与该组中其它电流源产生的电流基本相等的对应电流。该方法还包括有选择地随时间推移而改变由这些电流源产生的电流中的哪些由合而用来产生带隙电压输出(VGO)的 带隙电压基准电路中的哪些电路支路接收。根据一实施例，一种方法包括控制该有选择的改变以使由这X个电流源中的每 个电流源产生的电流在大约1/X的时间被合而用来产生带隙电压输出(VGO)的这多个电路 支路中的每一个支路接收。本专利技术的实施例还针对包括诸如前述那样的带隙电压基准电路的稳压器，但不仅 限于此。稳压器可例如是固定输出或可调输出线性稳压器，但不仅限于此。本
技术实现思路
部分无意于概括本专利技术的所有实施例。根据下面阐述的详细说明、附 图以及权利要求，本专利技术的其他和替代实施方式以及特征、方面以及优点将变得更加明显。附图说明图IA和IB示出示例性常规带隙电压基准电路。图2A和2B示出根据本专利技术示例性实施例的低漂移带隙电压基准电路。图3是包括根据本专利技术一实施例的低漂移带隙电压基准电路的示例性固定输出 线性稳压器的框图。图4是包括根据本专利技术一实施例的低漂移带隙电压基准电路的示例性可调输出 线性稳压器的框图。图5是用来概括根据本专利技术一实施例的提供低漂移带隙电压基准电路的方法的 高层流程图。附图中主要组件的参考标号的清单100a,IOOb带隙电压基准电路120放大器Ml, M2, M3PMOS晶体管Rl, R2, R3, R4电阻器Ql, Q2, QN, QN+1, QN+2晶体管VGO带隙电压输出200a,200b带隙电压基准电路202控制器Si, S2, S3开关Vdd正电压轨权利要求1.一种产生带隙电压输出(VGO)的带隙电压基准电路，包括一组X个电流源，其中每个电流源产生与该组内其它电流源产生的电流基本相等的对 应电流，其中X彡3;所述带隙电压基准电路的多个电路支路，其中每个电路支路接收未由其它电路支路接 收的电流中的至少一路，并且所述多个电路支路合而用来产生所述带隙电压输出(VGO)； 以及多个开关，用以有选择地随时间推移而改变由所述电流源产生的哪些电流被所述带隙 电压基准电路中的所述多个电路支路中的哪些支路所接收。2.如权利要求1所述的带隙电压基准电路，其特征在于，合而用来产生所述带隙电压 输出(VGO)的所述多个电路支路包括第一电路支路、第二电路支路和第三电路支路。3本文档来自技高网...
【技术保护点】
一种产生带隙电压输出（ＶＧＯ）的带隙电压基准电路，包括：一组Ｘ个电流源，其中每个电流源产生与该组内其它电流源产生的电流基本相等的对应电流，其中Ｘ≥３；所述带隙电压基准电路的多个电路支路，其中每个电路支路接收未由其它电路支路接收的电流中的至少一路，并且所述多个电路支路合而用来产生所述带隙电压输出（ＶＧＯ）；以及多个开关，用以有选择地随时间推移而改变由所述电流源产生的哪些电流被所述带隙电压基准电路中的所述多个电路支路中的哪些支路所接收。
【技术特征摘要】
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【专利技术属性】
技术研发人员：B哈维，
申请(专利权)人：英特赛尔美国股份有限公司，
类型：发明
国别省市：US[]
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