多处理器计算机系统及操作方法技术方案

本发明专利技术涉及多处理器计算机系统及操作方法。一种计算系统具有被设计成在多处理器系统中的芯片的堆中一起工作的微处理器芯片的堆。芯片利用３Ｄ通路互连，或者替代地通过具有互连的兼容封装载体互连，而在逻辑上堆内的芯片通过专门的缓存一致互连来互连。堆中的所有芯片使用相同的逻辑芯片设计，即使它们可以通过设置芯片上的专门锁存器而被容易地个性化。堆中采用的各个微处理器芯片中的一个或更多个被在对于高性能优化的硅工艺中实施，而其它芯片被在对于功耗（即，对于每瓦特电功耗的最佳性能）优化的硅工艺中实施。管理程序或操作系统控制堆的各个芯片的采用。

【技术实现步骤摘要】

本专利技术涉及计算机系统，特别地涉及由按堆(stack)布置的一组芯片形成的多处 理器计算机系统，其易于在提供高性能速度时获得增加的每瓦特功耗性能。
技术介绍
当前多处理器计算系统使用多种方法来获得高性能而使用中等量的电力。在本 领域内通常进行电路和器件选择，使得高性能器件被使用于最长的逻辑路径上。时钟选通 (clock gating)已经被广泛用于限制由利用率低的逻辑消耗的交流电力。电力选通(power gating)已经被用于切断到暂时未使用的部件的所有电力。电压缩放(voltage scaling)也已经被广泛用于为单微处理器芯片提供多种电力 性能操作点。现有技术系统已经使用微处理器内核的电压缩放，以通过减小电源电压来减 小处理器低利用率时段期间的交流电力。
技术实现思路
利用本专利技术人的方案，可以提供较宽范围的电压缩放，提供在给定的固定电和热 限制的情况下在最小面积中的尽可能多的计算电力。通过提供使用微处理器芯片的堆的计 算系统，其中微处理器芯片的堆被设计成在多处理器系统中一起工作，克服了现有技术的 缺点并提供了附加的优点。本专利技术能够在给定的电力水平下且在给定的系统封装的物理占 据面积(footprint)内增加计算服务器的最大吞吐量。堆内的芯片通过专门的缓存一致互 连(cache coherent interconnection)来互连。堆内的所有芯片使用相同的逻辑芯片设 计，即使它们可以通过设置芯片上的专门锁存器而被容易地个性化。堆中采用的各个微处 理器芯片中的一个或更多个被在对于高性能优化的硅工艺中实施，而其它芯片被在对于功 耗(即，对于每瓦特电功耗的最佳性能)优化的硅工艺中实施。本专利技术被设计成与已经被优化成使电力性能最大化的任何适当的管理程序 (hypervisor)或操作系统调度算法一起工作。这些电力性能优化将导致在高性能内核与电 力性能内核之间移动处理的执行的需求。本专利技术使用数据缓存结构，该数据缓存结构能够最小化在堆中的高性能芯片中的 微处理器内核与其它芯片中的电力性能内核之间移动工作负荷的调度的负面性能影响。新 的数据缓存在芯片堆中的所有内核之间共享，并可以与系统中的所有其它缓存保持一致。 芯片堆的物理结构允许在堆中的芯片之间非常宽的数据总线。本专利技术的当前实施例使用宽 数据总线，以在发现数据处于较不优化的位置时迅速将其移动到优化物理数据缓存阵列。 这种设计提供了芯片堆内的优化数据放置。技术效果作为所概述的专利技术的结果，在技术上我们已经获得了一种方案，该方案也是对既 有计算服务器设计的改进。它允许单个微处理器芯片设计被复制和按组使用，以获得增加 的每瓦特功耗性能。附图说明当本说明书完结时，被认为是本专利技术的主题在权利要求中特别指出并清楚地声 明。本专利技术前述以及其它目的、特征和优点从以下联系附图的详细说明中能够明白。在附 图中图1例示了使用微处理器的堆的本专利技术的计算系统，示意性地示出多处理器的微 处理器堆如何可以连接在一起以提供大的计算服务器。图2更详细地例示了本专利技术的微处理器堆，其中它的多处理器芯片封装在一起。图3示出了本专利技术的微处理器芯片的详细视图。图4示出了与堆中的其它芯片相比高性能命令芯片的缓存未命中的处理如何不 同的示意性流程图。图5例示了高性能命令芯片的数据掷出(data castout)。 具体实施例方式具体实施方式参照附图以实例的方式解释了本专利技术的优选实施例以及优点和特 征。图1示意性地示出了在包括多个堆100、101的系统结构中，如何可以将多处 理器的微处理器的堆100连接在一起以提供大的计算服务器。本专利技术的优选实施例 使用包括堆的芯片的直接互连的系统结构，但是可以使用任何其它互连，诸如在名为 “Chip SystemArchitecture for Performance Enhancement, Power Reduction andCost Reduction”、专利技术人为Wiilip G. Emma等、受让人为本申请的受让人IBM 的美国专利 7518225中描述的带有其对于多层堆(以存储器芯片为例)的互连的载体封装堆(carrier package stack)，该专利文献在此通过援引完整并入到本申请。微处理器芯片的堆100、101 通过缓存一致链路IlOaUlOb被连接至系统总线120。1/0控制器150、151也被连接至系 统总线120。在现有技术计算系统中找到的任意数目的其它装置也可以通过适当的接口被 连接至系统总线120。附加的装置可以包括存储器控制器、通信控制器、协处理器等。微处 理器堆101也可以直接连接至一组DRAM芯片，该组DRAM芯片通过典型的存储器总线131 提供系统存储器130的一部分，如图1的优选实施例所例示的。附加的存储器接口可以添 加至其它堆或者直接添加至系统总线120。图2更详细地示出微处理器的堆。在堆的优选实施例中，多处理器芯片200、201、 202、203被封装在一起，该堆被示为利用硅通路按平行3D取向，如在2008年的IBM Journal of Research andDevelopment Volume 52, Number 6 pages 541 to 622中所描述的(在 此通过援引完整并入该文献)，提供使用带有硅通路的3D芯片堆叠的物理紧凑的堆(如在 上述文献中所述的)。芯片200、201、202、203的堆本身可以使用任意数目的现有技术芯片 装配技术(包括直接芯片附接(DCA))被附接到下一级封装；或者，替代地，每个芯片可以被 装配在其自身的封装载体中与装配于下一级封装上的封装载体之一作为一组，如在上述文 献美国专利7518225中所描述的。在优选的实施例中，堆100的微处理器芯片200在提供高性能优化的硅工艺中实 施，代价是增加电功耗。该优化可以按任意数目的方式来实现，包括掺杂水平的改变、栅极氧化物厚度的改变、栅极氧化物材料的改变等。堆100中的其它芯片，诸如芯片201、202、 203，在提供优异电力性能的硅工艺中实施，以通过相同参数的改变提供低功耗优化。其它 实施例可以使用高性能芯片比电力优化芯片的不同比率。例如，200和201可以在高性能工 艺中实施，其中仅有一个将作为“命令芯片”，而其它芯片在电力性能优化工艺中实施。可以 使用堆中的芯片的任意总数目。堆中所有芯片在逻辑上等同的，即使它们在高性能优化和功耗方面不同。所述芯 片被设计成在宽范围的可能频率下操作，以及使用对于每个芯片的频率设定的时钟频率控 制。其它实施例可以使用近似逻辑上等同的芯片，而仍获得本专利技术的许多低成本益处。该堆 提供了一种计算系统，其使用被设计成在多处理器系统中一起工作的微处理器芯片的堆。 互连速度能够增加在给定的电力水平下且在给定的系统封装的物理占据面积内的计算服 务器的最大吞吐量。在优选实施例中，堆内的芯片通过专门的缓存一致互连来互连，在示例 实施例中该缓存一致互连由芯片的堆之间的缓存一致的连接来提供，其中芯片上的用于这 些专门互连的控制器在每个堆中，并且堆中的所有芯片使用相同的逻辑芯片设计，即使它 们可以通过设置芯片上的专门锁存器而被容易地个性化。堆中采用的各个微处理器芯片中 的一个或更多个被在对于高性能优化的硅工艺中实施本文档来自技高网...

【技术保护点】
一种多处理器系统，包括：计算系统，具有用于支持在微处理器芯片的互连堆中设置的多处理器系统的操作的多个微处理器，所述微处理器芯片的互连堆被设计成在多处理器系统中的芯片的堆中一起工作，堆中的所有多处理芯片具有相同的逻辑芯片设计，并且所述多处理器芯片通过堆之间的缓存一致互连来互连，并在所述芯片中的被在堆中用作命令芯片的一个的控制下由缓存一致优先权逻辑控制，所述命令芯片控制被互连的微处理器芯片的堆中的至少另一个，所述至少另一个被用于功耗的优化以提供更好的每瓦特电功耗性能。

【技术特征摘要】
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【专利技术属性】
技术研发人员：小TJ海勒，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]