感测放大器以及包括感测放大器的半导体存储装置制造方法及图纸

本发明专利技术公开了一种感测放大器和包括感测放大器的半导体存储装置。该感测放大器包括具有连接至第一线的输入端和连接至第二线的输出端的第一反相器和具有连接至第二线的输入端和连接至第一线的输出端的第二反相器，其中第一反相器的ＮＭＯＳ晶体管和第二反相器的ＮＭＯＳ晶体管具有彼此不同的阱偏置。

【技术实现步骤摘要】

本专利技术涉及一种半导体存储装置，并尤其涉及一种位线感测放大器。
技术介绍
存储装置的基本操作是写入或存储外部数据，以及读取写入的或存储的数据。用 于存储数据的基本部件称为单元。在这样的存储装置中，用一个电容器来存储一个数据。为 了准确地读取存储在电容器中的数据并且准确地将读取的数据转移至外部，必须正确地确 定在单元中存储的数据的极性(polarity)。因此，在半导体存储装置中提供了用于感测和 放大数据的位线感测放大器(BLSA)。图1是包括单元阵列和位线感测放大器的传统半导体存储装置的电路图。参照图1，在正常模式下，把耦合至位线感测放大器110的位线对BL和/BL预充 电至预充电电压VBLP。当字线WLl被使能时，与该字线WLl耦合的单元晶体管101导通， 以及存储在电容器中的数据通过单元晶体管101的沟道被转移至位线BL(电荷共享)。这 时，位线条/BL维持预充电电压VBLP，并且位线BL的电位通过电荷共享而改变。位线感测放大器110感测和放大在位线BL和位线条/BL之间的电位差(dV)。和理想的位线感测放大器不同，实际的位线感测放大器可能无法精确地感测和放 大位线对BL和/BL之间的非常小的电位差。当位线对BL和/BL之间的电位差(dV)大于预 定电平时，成功地实施感测操作，并且此电位差(dV)被称为位线感测放大器110的偏移电 压(offset voltage) 0如果位线BL和位线条/BL之间的电位差(dV)小于该偏移电压，则 位线感测放大器110可能无法保证正确的感测操作。即，降低了感测容限。导致偏移电压 的因素之一可能是位线感测放大器110的失配。位线感测放大器110包括配置有两个反相 器的锁存器。必须同样地制造构成两个反相器的PMOS晶体管对和NMOS晶体管对。然而， 实际上，结构布局可能不是被设计得完全地对称。即使将布局设计得对称，图案也可能不是 完全像所设计那样的形成。而且，接触可能不是同样地被限定。基于上述原因和其他原因， 位线感测放大器110的失配可能总是存在。因此，需要一种能够容易地确定和调节位线感 测放大器110的失配的技术。通常，将高于电源电压的高电压VPP用作构成位线感测放大器110的PMOS晶体管 的阱偏置(well bias)，并将低于接地电压的低电压VBB用作构成位线感测放大器110的 NMOS晶体管的阱偏置。在图1中，位线感测放大器110的上拉电压通过线RTO施加，以及位 线感测放大器110的下拉电压通过线SB施加。当激活位线隔离信号BIS时，单元阵列和位 线感测放大器110相互电耦合。当位线隔离信号BI S被去激活时，单元阵列和位线感测放 大器110相互电去耦合。而且，当激活位线均衡信号BLEQ时，位线对BL和/BL被预充电至预充电电压VBLP。
技术实现思路
本专利技术的实施例旨在提供一种能够容易地确定和调节位线感测放大器的失配的技术。根据本专利技术的实施例，一种感测放大器包括具有耦合至第一线的输入端和耦合 至第二线的输出端的第一反相器；以及具有耦合至第二线的输入端和耦合至第一线的输出 端的第二反相器，其中第一反相器的NMOS晶体管和第二反相器的NMOS晶体管具有彼此不 同的阱偏置。第一反相器的PMOS晶体管和第二反相器的PMOS晶体管可以具有彼此不同的阱偏置。第一高电压可以被施加为第一反相器的PMOS晶体管的阱偏置，第二高电压可以 被施加为第二反相器的PMOS晶体管的阱偏置，第一低电压可以被施加为第一反相器的 NMOS晶体管的阱偏置，以及第二低电压可以被施加为第二反相器的PMOS晶体管的阱偏置。可以独立地调节第一高电压和第二高电压，以及可以独立地调节第一低电压和第 二低电压。第一线和第二线可以包括位线。根据本专利技术的另一实施例，一种感测放大器包括具有耦合至第一线的输入端和 耦合至第二线的输出端的第一反相器，以及具有耦合至第二线的输入端和耦合至第一线的 输出端的第二反相器，其中，第一反相器的PMOS晶体管和第二反相器的PMOS晶体管具有彼 此不同的阱偏置。第一高电压可以被施加为第一反相器的PMOS晶体管的阱偏置，以及第二高电压 可以被施加为第二反相器的PMOS晶体管的阱偏置。可以独立地调节第一高电压和第二高电压。第一线和第二线可以包括位线。根据本专利技术的另一实施例，一种半导体存储装置包括电压发生器，配置来产生第 一高电压、第二高电压、第一低电压和第二低电压；和感测放大器，其包括构成在第一线和 第二线之间的锁存器的第一反相器和第二反相器，其中第一高电压和第一低电压被用作第 一反相器的阱偏置，以及第二高电压和第二低电压被用作第二反相器的阱偏置。电压发生器可以包括配置来产生第一高电压的第一高电压发生器、配置来产生第 二高电压的第二高电压发生器、配置来产生第一低电压的第一低电压发生器以及配置来产 生第二低电压的第二低电压发生器。半导体存储装置可以还包括配置为响应第一控制信号而将第一高电压发生器的 输出端连接至第二高电压发生器的输出端的高电压开关；和配置为响应第二控制信号而将 第一低电压发生器的输出端连接至第二低电压发生器的输出端的低电压开关。半导体存储装置可以还包括耦合至第一高电压发生器的输出端的第一高电压电 容器、耦合至第二高电压发生器的输出端的第二高电压电容器、耦合至第一低电压发生器 的输出端的第一低电压电容器以及耦合至第二低电压发生器的输出端的第二低电压电容器ο第一高电压发生器可以响应于第一高电压调谐信号而调节第一高电压的电平，第 二高电压发生器可以响应于第二高电压调谐信号而调节第二高电压的电平，第一低电压发 生器可以响应于第一低电压调谐信号而调节第一低电压的电平，以及第二低电压发生器可 以响应于第二低电压调谐信号而调节第二低电压的电平。第一线和第二线可以包括位线。附图说明图1是包括单元阵列和位线感测放大器的传统半导体存储装置的电路图。图2是根据本专利技术实施例的位线感测放大器的电路图。图3是根据本专利技术实施例的半导体存储装置的构造图。具体实施例方式下面将参照附图更详细地描述本专利技术的示例实施例。然而本专利技术可以以不同的形 式来实现，并且不应该解释为被本文描述的实施例所限制。确切地说，提供这些实施例是为 了使此申请透彻和完整，以及全面地向本领域技术人员传达本专利技术的范围。贯穿本公开，各 附图和本专利技术的实施例中类似的附图标记表示类似的部件。附图不一定按比例绘制，并且在一些情况中，可能已经放大了比例，以便清楚地示 出实施例的特征。图2是根据本专利技术实施例的位线感测放大器的电路图。参照图2，根据本专利技术实施例的位线感测放大器200包括第一反相器210和第二反 相器220。第一反相器210具有耦合至第一位线BL的输入端和耦合至第二位线/BL的输出 端。第二反相器220具有耦合至第二位线/BL的输入端和耦合至第一位线BL的输出端。与现有技术成对比的是，构成根据本专利技术实施例的位线感测放大器200的第一反 相器210和第二反相器220的晶体管的阱偏置相互分离。具体地，将不同的阱偏置施加至 第一反相器210的PMOS晶体管211和第二反相器220的PMOS晶体管221，并且将不同的阱 偏置施加至第一反相器210的NMOS晶体管212和第二反相器220的NMOS晶体管222。第一高电压VPP本文档来自技高网...

【技术保护点】
一种感测放大器，包括：第一反相器，其具有耦合至第一线的输入端和耦合至第二线的输出端；以及第二反相器，其具有耦合至第二线的输入端和耦合至第一线的输出端，其中第一反相器的ＮＭＯＳ晶体管和第二反相器的ＮＭＯＳ晶体管具有彼此不同的阱偏置。

【技术特征摘要】
KR 2009-8-11 10-2009-00740161.一种感测放大器，包括第一反相器，其具有耦合至第一线的输入端和耦合至第二线的输出端；以及第二反相器，其具有耦合至第二线的输入端和耦合至第一线的输出端，其中第一反相器的NMOS晶体管和第二反相器的NMOS晶体管具有彼此不同的阱偏置。2.根据权利要求1所述的感测放大器，其中，第一反相器的PMOS晶体管和第二反相器 的PMOS晶体管具有彼此不同的阱偏置。3.根据权利要求2所述的感测放大器，其中，第一高电压被施加为第一反相器的PMOS 晶体管的阱偏置，第二高电压被施加为第二反相器的PMOS晶体管的阱偏置，第一低电压被 施加为第一反相器的NMOS晶体管的阱偏置以及第二低电压被施加为第二反相器的PMOS晶 体管的阱偏置。4.根据权利要求3所述的感测放大器，其中，第一高电压和第二高电压被独立地调节， 并且第一低电压和第二低电压被独立地调节。5.根据权利要求1所述的感测放大器，其中，第一线和第二线包括位线。6.一种感测放大器，包括第一反相器，其具有耦合至第一线的输入端和耦合至第二线的输出端；以及第二反相器，其具有耦合至第二线的输入端和耦合至第一线的输出端，其中，第一反相器的PMOS晶体管和第二反相器的PMOS晶体管具有彼此不同的阱偏置。7.根据权利要求6所述的感测放大器，其中，第一高电压被施加为第一反相器的PMOS 晶体管的阱偏置，并且第二高电压被施加为第二反相器的PMOS晶体管的阱偏置。8.根据权利要求7所述的感测放大器，其中，第一高电压和第二高电压被独立地调节。9.根据权利要求6所述的感测放大器，其中，第一线和第二线包括位线。10.一种半导...

【专利技术属性】
技术研发人员：元炯植，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]