一种异质结构场效应晶体管（ＨＦＥＴ），可以包括由第一半导体材料制成的第一层（３）和由第二半导体材料制成的第二层（４）。在第一层和第二层相互接触之处可以提供界面（８），沿着所述界面（８），二维电子气（２ＤＥＧ）（９）被形成在与该界面直接相邻的第一层的一部分中。晶体管还进一步包括：栅极结构（６），其用于控制沟道的电导；衬底层（１），其由衬底半导体材料制成；以及电介质层（２），其将第一层与衬底层分隔开。接触（７）可以包括在衬底层和第一层之间的电连接（７０）。电连接可以包括穿过电介质层的通道（２２），所述通道填充有与第一层电连接的导电材料。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种异质结构场效应晶体管、包括异质结构场效应晶体管的集成电路以及用于制造异质结构场效应晶体管的方法。
技术介绍
从国际专利申请公布WO 2005/079370中已知一种异质结构场效应晶体管。异质结构场效应晶体管包括获得高载流沟道的AlGaN/GaN界面。通过阻止或允许二维电子气的建立的至少一个栅极来操作双向开关，以形成用于双向开关的载流沟道。从国际专利申请公布WO 2006/052052中己知一种半导体器件。该半导体器件具有由具有低电阻的n掺杂GaN (n-GaN)所制成的基板。在基板上形成漏电极。通过由A1N形成的绝缘层来覆盖半导体基板的顶表面，留下未被覆盖的表面。绝缘层的顶表面通过具有由n-GaN制成的下部半导体层和由AlGaN制成的上部半导体层的半导体层来覆盖。经由栅绝缘层，在上部半导体层的顶表面上形成由多晶硅制成的栅电极。由铝制成的源电极与上部半导体层的表面形成欧姆接触。然而，在该公布中公开的半导体器件的缺点在于，因为即使当在栅电极上施加负电压时，虽然描述的是获得了二维电子气(2DEG)，但是流动的电子没有被限定在2维区域中，而实际上在下部半导体层的整个厚度上从源极流动到漏极，所以半导体器件呈现出大的泄漏电流。Ben-Yaacov等人的"AlGaN/GaN current aperture vertical electrontransistors", DeWce researc/z cow/ere"c" 2002.Z)i C Ccw/erewce24-26， 尸/"fl,awa》IEEE， p. 31-32公开了一7种AlGaN/GaN电流孔径垂直电子晶体管(CAVET)。该电流孔径垂直电子晶体管由通过绝缘层与漏区分隔开的源区构成。绝缘层包括填充有导电材料的窄孔径。肖特基栅直接位于该孔径上方，并且被用于调制通过该孔径的电流。然而，在该"Ben-Yaacov"的公布中公开的器件的缺点在于，在操作中，其呈现出相对较高的电阻性损耗，并且高的泄漏电流不能对处于关断状态构造的器件进行操作，直到击穿源-漏电压。
技术实现思路
本专利技术提供一种如在所附权利要求中描述的异质结构场效应晶体管、包括异质结构场效应晶体管的集成电路以及用于制造异质结构场效应晶体管的方法。本专利技术的特定实施例将在从属权利要求中进行阐明。通过参考在下文中说明的实施例，对本专利技术的这些和其他方面进行说明，并且实施例使本专利技术的这些和其他方面变得明显。附图说明参考附图，对仅仅作为示例的本专利技术的实施例和方面进行描述。图1示意性地示出异质结构场效应晶体管的实施例的第一示例的横截面图。图2示意性地示出异质结构场效应晶体管的实施例的第二示例的横截面图。图3示意性地示出异质结构场效应晶体管的实施例的第三示例的横截面图。图4示意性地示出异质结构场效应晶体管的实施例的第四示例的横截面图。具体实施例方式参考图1-4，在此示出异质结构场效应晶体管(HFET)的示例， 其中所述异质结构场效应晶体管还可以被称为高电子迁移率晶体管 (HEMT)。如在示例中所示出的，HFET可以包括一个或多个第一接 触5， HFET可以进一步包括第二接触7。例如，HFET可以被实施为 能够以高电压来控制电流的大功率开关，其中，所述高电压是例如50V 或更高的电压和/或1000V或更小的电压。HFET可以包括将第一接触5连接到第二接触7的异质结结构。 如所示出的，异质结结构可以包括由第一半导体材料制成的第一层3 和由第二半导体材料制成的第二层4。可以存在界面8，在所述界面8 处第一层3和第二层4相互接触，沿着界面8，可以在与界面8直接相 邻的第一层3的一部分中形成二维电子气(2DEG) 9。如在图中所示 出的，层3、4和界面8可以基本上是平坦的，并且被定向为与晶片(其 在图1中由单个衬底层1来构成，但是也可以包括多个层)的顶表面 平行。如在示例中所示，第一接触5和第二接触7可以电连接到异质 结结构，以便将电信号从第一接触传送到第二接触，或者将电信号从 第二接触传送到第一接触。例如，第一接触5和第二接触7可以是欧姆接触，或者是其他适当的接触类型。如在示例中所示，在接触5和 第一层3之间，可以存在一个或多个其他层(在该示例中为第二层4)。 例如，其他层可以是隧穿层，其允许经由电荷载流子隧穿通过所述其 他层而在接触5和第一层3之间进行传导。例如，第二层4可以是AlGaN 层，其处于接触5和第一层3之间，具有大约300埃的厚度。接触5 还可以直接与第一层3接触，并且，例如，可以被提供在第二层4的 凹进中(例如，通过蚀刻第二层4，并且然后沉积接触层或/和通过热 扩散生成接触层)。如所示出的，HFET可以包括栅极结构6，经由该栅极结构6可以 控制通过异质结结构的路径的电导。9在该示例中，栅极结构6包括栅极层，其通过电介质层IO而与第二层4分隔开。例如，电介质层IO可以由Si3N4、 Si02或其他合适的 绝缘体类型来形成。栅极层可以与第二层4和/或第一层3电容性地接 触。可替选地，栅极结构6可以与第二层或第一层3直接接触，以形 成肖特基型势垒。在该种情况下，栅极结构6例如可以包括多层结构。 例如，该多层结构可以包括两个或更多金属层，诸如Ti/Au或Ni/Au 或Pt/Ti/Au或Pt/Au的多层。如所示出的，可以在由包含硅的衬底半导体材料制成的衬底层1 上提供异质结结构。可以存在电介质层2，其将第-一层3与衬底层1分 隔开。例如，电介质层2可以是诸如Fe掺杂的GaN的半电阻性层，或 者是诸如Mg掺杂的GaN的半电阻性p型层。如所示出的，第二接触 7可以包括在衬底层1与第一层3之间的电连接70。例如，电连接可 以延伸通过穿过电介质层2的通道22。例如，通道22可以被填充有导 电材料，以形成电连接70，所述电连接70与第一层3电连接。因为衬底层1与第一层3分隔开，所以从第一层到衬底层1的泄 漏电流将被减小。此外，因为可以在层l-4的纵向方向上将第二接触7 定位为与栅极结构6直接相邻，或者使其在纵向方向上与栅极结构6 重叠，所以可以减小HFET的尺寸。第一层3和第二层4可以以适合于特定实施例的任何方式来实现， 并且可以由适合于形成异质结的任何半导体材料来制成。例如，第一 层3可以由非故意掺杂的半导体材料来制成。由此，第一层3可以提 供高电阻率，并且可以减小在关断状态中的HFET的泄漏电流。在不 受任何理论限制的情况下，可确信的是，高电阻率将2DEG9的电子限 制在界面8处的第一层3的薄层状区域内，由此限制通过远离界面8 的第一层3的部分进行的泄漏。此外，2DEG可以提供高的薄层载流子 密度(例如，可高达8X10。cn^或更高)，并且可以具有高的电子迁移 率(例如，在1.6Xl(^cmVv或更高的范围内)。此外，2DEG可以具有低的导通状态电阻，例如，可以获得低达3m.OhmCii^或更小的电阻。 例如，第一层3可以具有3微米或更小的厚度，诸如2微米或更小。 例如，第二层4可以具有小于0.1微米的厚度，诸如20nm到30 nm的 几十纳米。例如，第一层3和/或第二层4可以由在由III族氮化物材料、二元ni族氮化物材料、三元m族氮化物材料、四元m族氮化物材料、GaN、 AlGaN(例如，具有本文档来自技高网...
【技术保护点】
一种异质结构场效应晶体管，包括： 第一接触（５）和第二接触（７）； 异质结结构（３、４、８、９），所述异质结结构包括： 由第一半导体材料制成的第一层（３）； 由第二半导体材料制成的第二层（４），以及 界面（８），在所述界面（８）处 ，所述第一层与所述第二层相互接触，并且沿着所述界面（８），二维电子气（９）被形成在与所述界面直接相邻的所述第一层的一部分中，用于将电信号从所述第一接触传送到所述第二接触，或者将电信号从所述第二接触传送到所述第一接触； 所述晶体管进一步包括 ： 栅极结构（６），用于在所述第一接触与所述第二接触之间，控制穿过所述异质结结构的路径的电导； 衬底层（１），由衬底半导体材料来制成；以及 电介质层（２），将所述第一层与所述衬底层分隔开； 在所述晶体管中，所述第二接触包括在所述衬底 层与所述第一层之间的电连接（７０），所述电连接包括穿过至少所述电介质层的通道（２２），所述通道填充有与所述第一层电连接的导电材料，所述导电材料具有比所述第一半导体材料更高的传导率。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：菲利普雷诺，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]
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