通过提高施加到晶体管的沟道部分的应力而提高电流增加效应。半导体器件设置有：侧壁绝缘膜（３３、５３），具有通过移除牺牲栅极而形成的沟槽（３９、５９）并且形成于半导体衬底（１１）上；栅电极（４３、６３），经由栅极绝缘膜（４１）而形成于所述沟槽（３９、５９）内；第一和第二应力施加膜（２１、２２），分别从所述侧壁绝缘膜（３３、５３）之上形成于所述半导体衬底（１１）上；以及源极／漏极区域（３５、３６、５５、５６），在所述半导体衬底（１１）上形成于所述栅电极（４３、６３）的两侧。所述应力施加膜（２１、２２）在形成所述第一沟槽（３９）和所述第二沟槽（５９）之前形成。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及具有施加到晶体管沟道的应力的。
技术介绍
这些年来，半导体集成电路在集成度、高速以及能耗方面己经达到了 较高水平，并且已经对改善晶体管的质量方面提出了更多要求。增强晶体 管的能力存在许多方法。具体而言，在半导体器件的表面上层叠受应力薄 膜的情况下通过在半导体器件上施加适当的应力而提高载流子的迁移率的方法已经广泛使用，因为其在100nm或更短的栅极长度的晶体管中没有副 作用(例如，参考JP-A-2002-198368, JP-A-2005-57301, JP-A-2006-165335, and JP-A-2006-269768)。参考图26-28中的制造工艺描述使用应力施加膜来制造晶体管的传统 方法。如图26 (1)所示，在半导体衬底111上形成STI (浅沟槽隔离)结 构的元件隔离区域114。接着，如图26 (2)所示，通过表面氧化形成氧化硅膜(未示出)作 为当在硅衬底11中离子注入杂质时保护沟道的保护膜。然后，分别在n 型晶体管区域和p型晶体管区域离子注入杂质，由此形成p型阱区域115 和n型阱区域116。然后，如图26 (3)所示，移除保护性的氧化硅，以约l-3nm的厚度 形成新的栅极氧化物膜141。接着，如图26 (4)所示，在栅极氧化物膜141上以约100-150nm的 厚度形成多晶硅膜后，使用光刻技术和干法蚀刻技术，用多晶硅膜形成栅 电极143和163。接着，如图27 (5)所示，通过杂质注入，在n型晶体管区域通过注 入n型杂质(注入As离子、P离子等)形成n型延伸区域131和132，通 过注入p型杂质(诸如B离子等)在p型晶体管区域形成p型延伸区域 151和152。接着，如图27 (6)所示，在利用CVD方法和干法蚀刻方法形成包括 约20nm-50nm厚度的氮化硅膜或氧化物膜的栅极侧壁绝缘膜133和153 后，注入杂质离子，以形成n型晶体管区域中的源极/漏极区域135和136 以及p型晶体管区域中的源极/漏极区域155和156。然后，通过瞬间在约 1050。C温度下加热，活化杂质。接着，如图27 (7)所示，按照硅化物工艺技术，使用钴(Co)、镍 (Ni)等在源极/漏极区域135、 136、 155和156以及栅电极143和163上 形成厚度为20nm-50nm的硅化物电极137、 138、 157、 158、 139和159。接着，如图28 (8)所示，利用CVD方法、光刻方法和干法蚀刻方 法，在p型晶体管103上形成厚度为约20nm-60nm、压应力为约lGPa-3GPa的氮化硅膜的压应力线性膜122。此外，如图28 (9)所示，利用CVD方法、光刻方法和干法蚀刻方 法，在n型晶体管102上形成张应力为约lGPa-2GPa由氮化硅膜形成的张 应力线性膜121。由于此线性膜的效应，压应力沿沟道的方向被施加到p 型晶体管的沟道，以提高空穴的迁移率，张应力施加到n型晶体管的沟 道，以提髙电子的迁移率。接着，如图28 (10)所示，通过CVD方法形成由氧化硅(Si02)等 形成的层间绝缘膜171。此外，在利用干法蚀刻技术钻出接触孔后，嵌入 钨(W)等金属，以形成接触电极144、 145、 164禾B 165，其连接到源极/ 漏极区域135、 136、 155和156，从而完成晶体管IOI。在传统晶体管结构中，通过在完成的晶体管器件上形成应力薄膜，可 以将应力施加到器件上并且比较容易地提高晶体管的迁移率；但是，存在 这样的一个问题，与薄膜的应力相比，由于来自栅电极的排斥力，仅较小 的应力被强加到晶体管的沟道。为了施加较大的应力，必须使得膜变厚或 使得膜的内部应力自身变大。但是，当膜变厚时，存在一些问题，即，其与相邻晶体管部分开始接触，这降低了应力效应，并且因为氮化硅膜的一 部分变厚而使得钻出接触孔变难。此外，当膜的内部应力变大时，存在产 生膜的缺陷(诸如裂纹)的问题。要解决的问题是，在在晶体管器件上形成具有应力的薄膜结构中，与 薄膜的应力相比，由于来自栅电极的排斥力，仅较小的应力被施加到晶体 管的沟道上。本专利技术的目的在于通过提高施加在晶体管沟道区域的应力而增强电流 提高效应。
技术实现思路
根据权利要求1的本专利技术的特征在于包括侧壁绝缘膜，其形成在半 导体衬底上，具有通过移除牺牲栅极而形成的沟槽；栅电极，其经由栅极绝缘膜而形成于所述半导体衬底上的所述沟槽内；应力施加膜，其沿所述 侧壁绝缘膜形成于所述半导体衬底上方；以及源极/漏极区域，其在所述半 导体衬底中形成于所述栅电极的两侧，其特征还在于所述应力施加膜在 形成所述沟槽之前形成。在根据权利要求1的专利技术中，因为应力施加膜在形成所述沟槽之前形 成，所述牺牲栅极是在以下状态下移除的由于所述应力施加膜而有应力施加在所述半导体衬底上。因此，已经施加到所述牺牲栅极上的应力开始 施加到半导体衬底上移除所述牺牲栅极的区域，即，晶体管沟道区域，由 此提高施加到所述沟道区域的应力。根据权利要求5的本专利技术包括n型晶体管和p型晶体管，其特征在 于所述n型晶体管在所述半导体衬底的n型晶体管形成区域中具有侧壁绝缘膜，其形成在所述半导体衬底上，具有通过移除第一牺牲栅极而形成的第一沟槽；栅电极，其经由栅极绝缘膜在所述半导体衬底上形成于所 述第一沟槽内；具有张应力的第一应力施加膜，沿所述侧壁绝缘膜形成于 所述半导体衬底上方；以及源极/漏极区域，其在所述半导体衬底中形成于 所述栅电极的两侧；并且所述p型晶体管在所述半导体衬底的P型晶体管 形成区域中，具有侧壁绝缘膜，其形成在所述半导体衬底上，具有通过移除第二牺牲栅极而形成的第二沟槽；栅电极，其在所述半导体衬底上经 由栅极绝缘膜形成于所述第二沟槽内；具有压应力的第二应力施加膜，其 沿所述侧壁绝缘膜形成于所述半导体衬底上方，以及源极/漏极区域，其在 所述半导体衬底中形成于所述栅电极的两侧，其特征还在于所述第一应 力施加膜在形成所述第一沟槽之前形成；所述第二应力施加膜在形成所述 第二沟槽之前形成。在根据权利要求5的专利技术中，因为所述第一应力施加膜在形成所述第 一沟槽之前形成并且所述第二应力施加膜在形成所述第二沟槽之前形成， 所以在应力由于所述应力施加膜而己施加在所述半导体衬底的状态下移除 所述牺牲栅极。因此，已经施加到所述牺牲栅极上的应力开始施加到半导 体衬底上移除所述牺牲栅极的区域，即，晶体管沟道区域，由此提高施加 到所述沟道区域的应力。根据权利要求17的专利技术的特征在于包括在半导体衬底上形成牺牲 栅极、接着在所述牺牲栅极的每个侧壁上形成侧壁绝缘膜以及在所述半导 体衬底中在各个所述牺牲栅极的两侧形成源极/漏极区域的步骤；沿所述侧 壁绝缘膜而在所述半导体衬底上方形成应力施加膜的步骤；通过移除所述 牺牲栅极形成沟槽的步骤；以及经由栅极绝缘膜而在所述半导体衬底上所 述沟槽内形成栅电极的步骤。在根据权利要求17的专利技术中，因为应力施加膜在形成所述沟槽之前 形成，所以在应力由于所述应力施加膜而已施加在所述半导体衬底的状态 下移除所述牺牲栅极。因此，已经施加到所述牺牲栅极上的应力开始施加 到半导体衬底上移除所述牺牲栅极的区域，即，晶体管沟道区域，由此提 高施加到所述沟道区域的应力。在根据权利要求19的专利技术中，提供了一种制造半导体器本文档来自技高网...
【技术保护点】
一种半导体器件，其特征在于包括： 侧壁绝缘膜，形成在半导体衬底上，具有通过移除牺牲栅极而形成的沟槽； 栅电极，经由栅极绝缘膜而形成于所述半导体衬底上的所述沟槽内； 应力施加膜，沿所述侧壁绝缘膜形成于所述半导体衬底上方；以及 源极／漏极区域，在所述半导体衬底中形成于所述栅电极的两侧，其特征还在于： 所述应力施加膜在形成所述沟槽之前形成。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：山川真弥，馆下八州志，
申请(专利权)人：索尼株式会社，
类型：发明
国别省市：JP[日本]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。