一种增加ＰＭＯＳ有效沟道长度的方法技术

本发明专利技术提供一种增加ＰＭＯＳ有效沟道长度的方法，包括以下步骤：在衬底内制作ｎ阱和ｐ阱；在ｎ阱上制作第一多晶硅栅，在ｐ阱上制作第二多晶硅栅；生长第一氧化层；在ｎ阱区域进行轻掺杂源／漏注入；在ｎ阱和ｐ阱表面生长第二氧化层；在ｐ阱区域进行轻掺杂源／漏注入；在ｎ阱和ｐ阱区域生长氮化硅层和第三氧化层；蚀刻第一氧化层，第二氧化层，氮化硅层和第三氧化层，在ｎ阱和ｐ阱的多晶硅栅周围形成侧墙；在ｎ阱区域进行重掺杂源／漏注入；在所述ｐ阱区域进行重掺杂源／漏注入。本发明专利技术将ｐ阱区域进行轻掺杂源／漏注入的步骤移到了生长第二氧化层和氮化硅层之间，利用了第二氧化层增加了ＰＭＯＳ有效沟通长度。

A method for increasing the effective channel length of PMOS

The present invention provides a method for increasing PMOS effective channel length, which comprises the following steps: making N and P wells in the substrate; making the first polysilicon gate in the N well, making the more than 2 polysilicon gate in the P well; the first oxide layer growth; light doped source / drain injection in n well area in the N and P wells; second were grown on the surface of the oxide layer; light doped source / drain injection in P well region; in the N and P wells region growing silicon nitride layer and third oxide layer; etching the first oxide layer, a second oxide layer, a silicon nitride layer and third oxide layer, forming a side wall around the polysilicon gate N and P wells; heavy doped source / drain implantation in N well area; heavy doped source / drain injection in the P well region. The present invention moves the P well region into a light doped source / drain injection to move between the second oxide layer and the silicon nitride layer, and uses the second oxide layer to increase the effective communication length of the PMOS.

【技术实现步骤摘要】

本专利技术属于一种半导体工艺，尤其涉及一种增加PMOS有效沟道长度的方法。
技术介绍
在90nm工艺以下节点，由于栅极特征尺寸的縮小(譬如65nm)造成了严重的短沟 道效应，使得器件的漏电流急剧升高。短沟道效应就是MOSFET的阐值电压随着沟道长度的 縮小而减小。如果在漏极加一个工作电压，那么短沟道效应会被加剧。短沟道效应的结果 就是增大器件的漏电流。在CMOS VLSI工艺中，沟道长度会因为工艺的原因有一定的变化。 因此，在器件设计中短沟道效应是一个非常重要的考虑因素。我们必须确保在一个芯片当 中最小沟道尺寸的阈值电压不能太低。 当源/漏(Source/Drain)所加电压很小，而栅(Gate)电压小于阈值电压时，晶 体管处于耗尽或弱反型(D印letion/weak-Inversion)，也称为亚阈值区，这时的Source与 Drain之间的漏电流为亚阈值电流。亚阈值电流主要是Drain端与弱反型衬底的PN结的扩 散漏电流，也可以称之为弱反偏电流，该电流与氧化层厚度、两边的材料的功函数所决定的 阈值电压有关。 在短沟道器件中，由于沟道很小，沟道表面附近源耗尽区与漏耗尽区之间相互影 响，沟道Source/Drain两端的耗尽区深入到Gate的下方，使得Gate控制的有效沟道长度 (LEFF)变小，这样就可能产生所谓的短沟道效应(ShortChannel Effect)。例如图1中所示 的LEFF较小，便容易产生短沟道效应，尤其对于P沟道晶体管来说更是如此。沟道Source/ Drain两端的耗尽区深入到Gate的下方，降低了 PN结势垒的高度，源区的载流子乘机进漏 区而不受栅压的控制，再加上当短沟道器件Drain加上高电平，Drain电场增强，使Drain发 出的电力线有一部分可以直接穿透到Source区域，引起Source区电子发射，即造成源_衬 底势垒降低，这两种现象称为漏感应势垒降低(Drain-induced Barrier Lowering,DIBL)。 同时，因为PMOS器件中轻掺杂用的是B或BF2， NM0S器件轻掺杂用的是As或P， 前者B或BF2比后者As或P更容易扩散，导致PMOS的有效沟道长度比NM0S要小。所以， 对于器件等比例縮小的工艺(shrink)中，PMOS的漏电会变得更大。 为了解决这个问题，美国专利(专利号US5291052)中采用了增大PMOS有效沟道 长度(LEFF)的方法，该方法利用增厚栅极两侧的侧墙，使得原先的短沟道变长，如图2所 示，即图2中标记出的LEFF的长度大于图1中标记的LEFF的长度。对于长沟道器件，源极 和漏极之间的电压对有效沟道长度的影响相对很小，亚阈值电流的大小与电压的大小基本 无关，可以完全避免产生短沟道效应。但是，这种制作方法，由于P沟道晶体管和N沟道晶 体管尺寸上出现了差异，就需要多使用一个掩膜，不利于控制成本。
技术实现思路
本专利技术要解决的技术问题是提供一种方法，解决PMOS中产生短沟道效应的问题。 为了实现上述目的，本专利技术提出一种增加PMOS有效沟道长度的方法，所述方法包3括以下步骤在衬底内制作n阱和p阱，所述n阱和所述p阱之间用一浅沟槽隔离，在所述 n阱上制作第一多晶硅栅，在所述P阱上制作第二多晶硅栅；在上述结构表面生长第一氧化 层，形成第一、第二多晶硅的第一层栅侧墙；所述P阱区域以光刻胶掩蔽，在所述n阱区域， 以所述第一多晶硅栅为掩膜进行轻掺杂源/漏注入；在所述n阱和所述p阱表面生长第二 氧化层，形成多晶硅栅的第二层侧墙；所述n阱区域以光刻胶掩蔽，在所述p阱区域，以所述 第二多晶硅栅为掩膜进行轻掺杂源/漏注入；在n阱和p阱区域生长氮化硅层和第三氧化 层，形成多晶硅栅的第三、第四层侧墙，再利用蚀刻工艺，蚀刻所述第一氧化层、所述第二氧 化层、所述氮化硅层和所述第三氧化层，在所述n阱区域和所述p阱区域的多晶硅栅周围形 成多晶硅栅的最终侧墙；在所述n阱区域，以所述多晶硅栅的最终侧墙为掩膜进行重掺杂 源/漏注入后去除所述P阱区域的光刻胶，在所述P阱区域，以所述多晶硅栅的最终侧墙为 掩膜进行重掺杂源/漏注入后去除所述n阱区域的光刻胶。 可选的，在所述n阱区域进行轻掺杂源/漏注入的掺杂材料为砷、磷或砷和磷的混 合物。 可选的，在所述p阱区域进行轻掺杂源/漏注入的掺杂材料为B&、硼或BF2和硼 的混合物。 可选的，所述轻掺杂源/漏注入的掺杂材料的密度的范围为1016至1017个离子每 立方厘米之间。 可选的，在所述n阱区域进行重掺杂源/漏注入的掺杂材料为砷、磷或砷和磷的混 合物。 可选的，在所述p阱区域进行重掺杂源/漏注入的掺杂材料为B&、硼或BF2和硼 的混合物。 可选的，所述重掺杂源/漏注入的掺杂材料的密度的范围为102°至1021个离子每 立方厘米之间。 可选的，所述第一氧化层厚度为10埃至60埃、所述第二氧化层厚度为100埃至 200埃、所述氮化硅层厚度为200埃至400埃、所述第三氧化层厚度为500埃至1500埃。 本专利技术一种增加PMOS有效沟道长度的方法的有益技术效果为本专利技术一种增加 PMOS有效沟道长度的方法将p阱区域进行轻掺杂源/漏注入的步骤移到了生长第二氧化层 和氮化硅层之间，利用了第二氧化层增加了 PMOS有效沟通长度；另外，本专利技术中无需增加 额外的掩膜，有利于成本的控制。附图说明 图1是现有的CMOS的结构示意图； 图2是现有的CMOS改进后的结构示意图； 图3是本专利技术一种增加PMOS有效沟道长度的方法的流程示意图； 图4至图6是本专利技术一种增加PM0S有效沟道长度的方法的部分制作过程示意图。具体实施例方式以下结合附图和具体实施方式对本专利技术作进一步的详细说明。 请参考图3，图3是本专利技术一种增加PMOS有效沟道长度的方法的流程示意图，包括以下步骤 步骤11 :在衬底内制作n阱和p阱，所述n阱和所述p阱之间用一浅沟槽隔离，在 所述n阱上制作第一多晶硅栅，在所述P阱上制作第二多晶硅栅浅沟槽隔离主要分为三个 步骤，分别是槽刻蚀、氧化物填充和氧化物平坦化，晶体管中栅结构的制作是流程中最关键 的一步，因为它包括了最薄的栅氧化层的热生长以及多晶硅栅的刻印和刻蚀，多晶硅栅结 构基本工艺包括栅氧化层的生长、多晶硅淀积以及多晶硅栅刻蚀；步骤12 :在上述结构表 面生长第一氧化层，形成第一、第二多晶硅的第一层栅侧墙，所述氧化层为二氧化硅层，生 长第一氧化层的目的是为了在后续离子注入过程中保护衬底免受伤害，这层侧墙一般是用 炉管或者高温快速热退火的方法生成的一层二氧化硅，厚度一般在10埃至60埃；步骤13 :所述P阱区域以光刻胶掩蔽，在所述n阱区域，以所述第一多晶硅栅为掩膜进行轻掺杂源/ 漏注入，掺杂材料为砷、磷或砷和磷的混合物，所述轻掺杂漏注入的掺杂材料的密度范围为 10"至10"个离子每立方厘米之间，能量、剂量和结深都明显低于形成n阱时所采用的相应 参数；步骤14 :在所述n阱和所述p阱表面生长第二氧化层，形成多晶硅栅的第二层侧墙， 生长第二氧化层的目的一是为了起保护作用，二是可以增加第二多晶硅栅周围的侧墙的厚 度，阻止杂质侵入沟道，从而增加了 PMOS有效沟道长度，这层氧化层厚度为100埃至200 埃；步本文档来自技高网...

【技术保护点】
一种增加ＰＭＯＳ有效沟道长度的方法，其特征在于所述方法包括以下步骤：　　　　在衬底内制作ｎ阱和ｐ阱，所述ｎ阱和所述ｐ阱之间用一浅沟槽隔离，在所述ｎ阱上制作第一多晶硅栅，在所述ｐ阱上制作第二多晶硅栅；　　　　在上述结构表面生长第一氧化层，形成第一、第二多晶硅的第一层栅侧墙；　　　　所述ｐ阱区域以光刻胶掩蔽，在所述ｎ阱区域，以所述第一多晶硅栅为掩膜进行轻掺杂源／漏注入；　　　　在所述ｎ阱和所述ｐ阱表面生长第二氧化层，形成多晶硅栅的第二层侧墙；　　　　所述ｎ阱区域以光刻胶掩蔽，在所述ｐ阱区域，以所述第二多晶硅栅为掩膜进行轻掺杂源／漏注入；　　　　在ｎ阱和ｐ阱区域生长氮化硅层和第三氧化层，形成多晶硅栅的第三、第四层侧墙，再利用蚀刻工艺，蚀刻所述第一氧化层、所述第二氧化层、所述氮化硅层和所述第三氧化层，在所述ｎ阱区域和所述ｐ阱区域的多晶硅栅周围形成多晶硅栅的最终侧墙。　　　　在所述ｎ阱区域，以所述多晶硅栅的最终侧墙为掩膜进行重掺杂源／漏注入后去除所述Ｐ阱区域的光刻胶，在所述ｐ阱区域，以所述多晶硅栅的最终侧墙为掩膜进行重掺杂源／漏注入后去除所述ｎ阱区域的光刻胶。

【技术特征摘要】

【专利技术属性】
技术研发人员：肖海波，孔蔚然，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]