包括具有不同应变信道区的半导体区的半导体装置以及其制法制造方法及图纸

通过局部修改根据内嵌闸极技术所形成的晶体管组态之横向包住闸电极结构的介电层的内在应力，可使不同晶体管组件之带电载子移动性个别地调整。特别是，在内嵌闸极结构之晶体管架构中，ＮＭＯＳ晶体管与ＰＭＯＳ晶体管可分别接收伸张与压缩应力。

【技术实现步骤摘要】
【国外来华专利技术】
一般而言，本专利技术系关于集成电路的形成，尤其系关于通过在半导体区中产生应变而形成具有增加带电载子移动性(charge carriermobility)的半导体区，例如场效晶体管之信道区。
技术介绍
集成电路的制造根据指定的电路布局在给定的晶粒面积上需要形成大量的电路组件。为此，几乎具有或没有添加掺杂材料之结晶半导体区域系定义于指定的衬底位置以作用为“活性”区域，亦即，至少暂时地作用如同导电区。目前一般使用有多种工艺技术，其中对复杂电路来说，例如微处理器、储存芯片等，由于操作速度与/或电力消耗与/或成本效益之优越特性，金属氧化半导体(MOS)技术为目前最有前途的方法。在利用MOS技术之复杂集成电路之制造期问，数以百万之晶体管，亦即N信道与/或P信道晶体管系形成于含有结晶半导体层之衬底上。不论是否考虑N信道晶体管或P信道晶体管，MOS晶体管包含所谓的PN接面，该PN接面由高度掺杂之汲极与源极区与轻度掺杂或不掺杂而沉积于该汲极区与该源极区之间的信道区之接口所形成。该信道区之导电性，亦即，该导电信道之驱动电流能力系由邻接于该信道区并由薄薄的绝缘层将其与该信道区隔开之形成之闸电极所控制。由于施加适当的控制电压至该闸电极，基于导电信道之形成，该信道区之导电性取决于掺杂物浓度、该带电载子之移动性、以及在晶体管宽度方向于源极与汲极区之间的距离上该信道区之已知的延伸部(亦称为信道长度)。因此，基于施加控制电压至该闸电极，结合快速产生于该绝缘层下之导电信道之能力，该信道区之导电性(conductivity)实质影响到该MOS晶体管之性能。因而，当产生该信道的速度，亦即，该闸电极之导电性与该信道电阻率(resistivity)显著地决定该晶体管特性时，减小该信道长度、和与此有关的该信道电阻率的降低以与门极电阻率之增加，会使该信道长度成为主要的设计准则，以完成该集成电路操作速度的增加。然而，晶体管大小持续的缩小所伴随之复数个与其相关的问题必须提出，才不至于过度地抵销因稳定地减少MOS晶体管之信道长度所获得之优点。在这方面，一个主要问题系开发加强的光学微影技术与蚀刻策略以可靠地与可复制地产生新世代装置的关键尺寸(例如晶体管之闸电极)之电路组件。此外，在垂直向以及横向的高度复杂掺杂物之分布为汲极区与源极区所需要的，以便提供结合所需要信道的可控制性之低薄片与接触电阻率。此外，有关于由闸极绝缘层所形成之PN接面的垂直位置在考虑到漏电控制上也意味着关键设计标准，当降低信道长度也需要降低有关于由该闸极绝缘层与信道区所形成的接口之汲极与源极区的深度，从而需要复杂的注入技术。根据其它方法，形成具有指定偏移至闸电极之磊晶生长区也称为升起式源极汲极区，以提供增加该升起式源极汲极区之导电性，然而同时维持有关于该闸极绝缘层之浅PN接面。在其它习知解决方案中，解决多晶硅闸电极增加电阻率的问题在极度精密的装置中系通过作为该闸电极材料之金属取代目前使用的掺杂多晶硅，然而依然维持该汲极与源极区以及该闸电极之形成的自我对齐程序。此可由形成假性闸极(dummy gate)来完成，该假性闸极可结合可移除的侧壁隔件(sidewall spacer)，作为在源极与汲极区形成期间之布植掩模。在嵌入该假性闸极于层间介电层中后，该假性闸极可由如金属之高度导电闸极材料所取代。使用“内嵌(in-laid)”闸电极的方法，该晶体管性能可显著地改善。然而受到限制之信道导电性的问题并不能由此方法解决。此外，因为该关键尺寸之大小(亦即该闸极长度)持续地减小，需要做调整且可能需要新发展关于上述工艺步骤之高度复杂工艺技术，所以提出了通过在特定信道长度之信道区域内增加带电载子移动性也可提升晶体管组件之装置性能，从而提供达成性能改良之可能性，此方式可与进一步缩小装置尺寸之未来技术节点相比较，同时可避免以上许多有关于装置缩小之工艺调整。原则上，至少有两个机制可以结合或个别使用以增加在信道区域中该带电载子之移动性。首先，可减少该信道区域内之掺杂浓度，从而减少该带电载子之散射结果，于是增加导电性。然而在信道区域中降低掺杂浓度显著地影响该晶体管装置之临限电压，因此目前减少掺杂浓度系较无吸引力的方法，除非开发其它机制以调整所需的临限电压。第二，可修改在信道区域中之晶格结构，例如通过产生伸张或压缩应力以在信道区域中产生对应的应变，此乃导致电子与电洞分别变更其移动性。举例来说，在信道区域中产生伸张应变会增加电子之移动性，此乃取决于伸张应变之大小与方向，可获得增加达到120％之移动性或更多，其可转而直接转换成导电性对应的增加。另一方面，在信道区域中的压缩应变可增加电洞的移动性，从而提供提升P型晶体管性能之可能性。引进应力或应变工程学至集成电路的制造，对下一代装置系非常有前景的方法，因为如应变硅可视为新型的半导体，其使得能够制造速度快效力大的半导体装置，而不需要昂贵的半导体材料与制造技术。因此，已提出如在信道区域中或之下引进硅/锗层或硅/碳层以产生伸张或压缩应力，其可导致对应的应变。虽然在信道区域中或之下引进产生应力层可大大地提升该晶体管性能，然而实施对应的应力层形成至习知及完全认可的MOS技术必须做出重大的努力。例如必须开发额外的磊晶成长技术，并且实行至生产流程以便在信道区域中或之下之适当位置形成含锗或含碳之应力层。因此，生产复杂度显然增加，也从而增加生产成本以及可能之降低生产产出率。有鉴于以上描述之情况，因此需要有能够在不同的半导体区产生不同需求之应力条件之替代技术，同时提供可能之包含引进高导电闸电极之形成之改良之晶体管架构。
技术实现思路
为了提供本专利技术之一些观点的基础了解，以下内容提出本专利技术之简明摘要。此摘要不是本专利技术彻底的概述。它不是用来确认本专利技术之重要的或关键的组件或描述本专利技术之范畴。其唯一的目的系以简明的形式提出一些概念作为开头，而更详细的说明将会稍后讨论。一般来说，本专利技术系针对一种能够结合具有可能形成加强型的晶体管架构之工艺策略的技术，例如包含所谓的“内嵌(in-laid)”闸电极，具有加强的应力或应变工程以提供在两个不同的半导体区中之至少两个不同应变的大小或类型之晶体管组件。因此，在晶粒面积内之不同区域或横跨承载复数个个别晶粒面积之整片衬底可接收不同应变的半导体区以个别方式适应该带电载子移动性，以及由此所得其导电性至指定的工艺与装置需求。尤其不同类型的晶体管，譬如N型或N信道晶体管以及P型或P信道晶体管，可在个别的信道区内接收不同的类型或不同大小的应变，而同时如果需要的话，根据如金属之高度导电材料可能形成内嵌闸电极结构，而可增强该闸极导电性。根据本专利技术的一个示范的实施例，一种方法包含形成位于衬底上的半导体层中所形成之第一半导体区上方之第一处占有结构(first placeholder structure)。第二处占有结构系形成于第二半导体区之上方，该第二半导体区形成在半导体层中，以及具有特定内在应力的介电层沉积于该半导体层之上以包住该第一与第二处占有结构。此外，将包住第二处占有结构之部分介电层修改以改变该部分内的内在应力。最后，将第一与第二处占有之架构以导电材料替代。根据本专利技术的另一示范的实施例，一种方法包含于第一晶体管之第一信道区上方形成第一处占有结构，以及于第二晶体管的第二信本文档来自技高网...

【技术保护点】
一种方法，包含：在第一半导体区１０７ａ之上形成第一处占有结构１０４ａ，该第一半导体区形成在位于衬底１０１上的半导体层１０２中；在第二半导体区１０７ｂ之上形成第二处占有结构１０４ｂ，该第二半导体区形成在该半导体层１０２中； 在该半导体层１０２之上沉积具有特定内在应力的介电层１０８以包住该第一与第二处占有结构１０４ａ、１０４ｂ；修改包住该第二处占有结构１０４ｂ的该介电层１０８部分以改变该部分的该内在应力；以及以导电材料取代该第一与第二处占有结 构１０４ａ、１０４ｂ。

【技术特征摘要】
【国外来华专利技术】DE 2004-10-29 102004052617.6;US 2005-6-6 11/145,691.一种方法，包含在第一半导体区107a之上形成第一处占有结构104a，该第一半导体区形成在位于衬底101上的半导体层102中；在第二半导体区107b之上形成第二处占有结构104b，该第二半导体区形成在该半导体层102中；在该半导体层102之上沉积具有特定内在应力的介电层108以包住该第一与第二处占有结构104a、104b；修改包住该第二处占有结构104b的该介电层108部分以改变该部分的该内在应力；以及以导电材料取代该第一与第二处占有结构104a、104b。2.如权利要求1所述的方法，还包含在该半导体层102中形成邻接该第一与第二半导体区107a、107b的掺杂区106a、106b。3.如权利要求2所述的方法，其中，形成该掺杂区106a、106b包含通过离子注入工艺引进至少一种掺杂剂种类，同时使用该第一与第二处占有结构作为注入掩模。4.如权利要求3所述的方法，其中，形成该掺杂区106a、106b包含在各该第一与...

【专利技术属性】
技术研发人员：M霍斯特曼，E普鲁弗，W布赫霍尔茨，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]