The invention relates to a driving device of shift register and grid LCD, the shift register comprises a first thin film transistor, a second thin film transistor, a third thin film transistor, a fourth thin film transistor, thin film transistor also includes a pull-down driving unit is used when the output low signal and the first clock signal input to a high level control, open and pull-down pull-down thin film transistor; thin film transistor, the gate is connected with the pull-down thin film transistor drive unit, drain is respectively connected with the signal output end, the first capacitor and the first thin film transistor has a drain connected, a source electrode is connected with the low voltage signal input. Shift register and grid driving liquid crystal display device provided by the invention can effectively suppress the output noise, and can ensure the thin film transistor and the gate driving device will not shift register in the large threshold voltage shift, so as to ensure the normal life of the shift register and gate driving device.
【技术实现步骤摘要】
本专利技术涉及液晶显示领域，尤其涉及一种移位寄存器及液晶显示器栅极 驱动装置。
技术介绍
现有的移位寄存器中，典型的结构为Thomson公司的四晶体管二电容结 构，图1所示为该移位寄存器结构示意图，图2所示为图1所示移位寄存器 的输入输出时序图。工作原理为选择图2所示时序图中的一部分并将其划 分为五个阶段，在第一阶段，信号输入端(INPUT)输入信号为高电平，复 位信号输入端(RESETIN )输入信号为低电平，晶体管T103导通，晶体管T104 截止，所以结点PU处通过晶体管T103充电也为高电平；在第二阶段，信号 输入端(INPUT)输入信号为低电平，复位信号输入端(RESETIN)输入信号 为低电平，在第一阶段中，PU结点被拉至高电平，并在第二阶段中继续升高， 晶体管T101导通，第一时钟信号输入端(CLKIN)输入信号为高电平，所以 信号输出端(OUTPUT)为高电平；由于晶体管T103、 T104截止，则PU结点 此时浮空，信号输出端(OUTPUT)为高电平，通过电容C102向结点PU耦合， 所以PU结点处电平在第一阶段基础上继续升高；在第三阶段，信号...
【技术保护点】
一种移位寄存器，其特征在于，包括： 第一薄膜晶体管，其漏极连接第一时钟信号输入端，栅极和源极之间连接第一电容，源极还连接信号输出端； 第二薄膜晶体管，其漏极分别与信号输出端和第一薄膜晶体管的源极连接，栅极连接复位信号输入端，源极 与低电压信号输入端连接； 第三薄膜晶体管，其栅极与信号输入端连接，漏极与高电压信号输入端连接； 第四薄膜晶体管，其栅极与所述复位信号输入端连接，漏极与第三薄膜晶体管的源极连接，源极与低电压信号输入端连接； 下拉薄膜晶体管， 其漏极分别与信号输出端、第一电容的一端以及第一薄膜晶体管的源极连接，源...
【技术特征摘要】
1、一种移位寄存器，其特征在于，包括第一薄膜晶体管，其漏极连接第一时钟信号输入端，栅极和源极之间连接第一电容，源极还连接信号输出端；第二薄膜晶体管，其漏极分别与信号输出端和第一薄膜晶体管的源极连接，栅极连接复位信号输入端，源极与低电压信号输入端连接；第三薄膜晶体管，其栅极与信号输入端连接，漏极与高电压信号输入端连接；第四薄膜晶体管，其栅极与所述复位信号输入端连接，漏极与第三薄膜晶体管的源极连接，源极与低电压信号输入端连接；下拉薄膜晶体管，其漏极分别与信号输出端、第一电容的一端以及第一薄膜晶体管的源极连接，源极连接低电压信号输入端；以及下拉薄膜晶体管驱动单元，用于当信号输出端输出信号为低电平且第一时钟信号输入端输入信号为高电平时，控制所述下拉薄膜晶体管打开，分别与高电压信号输入端、第一时钟信号输入端、第三薄膜晶体管的源极和漏极、低电压信号输入端、第一薄膜晶体管的栅极以及所述下拉薄膜晶体管的栅极连接。2、 根据权利要求1所述的移位寄存器，其特征在于，所述下拉薄膜晶体 管驱动单元还与第二时钟信号输入端连接；所述下拉薄膜晶体管驱动单元具体包括第五薄膜晶体管，其漏极与所述高电压信号输入端连接，栅极与第一时 钟信号输入端连接，源极与所述下拉薄膜晶体管的栅极连接；第六薄膜晶体管，其漏极与所述第五薄膜晶体管的源极连接，栅极分别与第三薄膜晶体管的源极、第一薄膜晶体管的栅极以及第一电容的一端连接， 源极与所述低电压信号输入端连接；第七薄膜晶体管，其漏极与第五薄膜晶体管的源极连接，栅极与第二时钟信号输入端连接，源极与所述低电压信号输入端连接；以及第八薄膜晶体管，其漏极与第三薄膜晶体管的源极连接，栅极与第五薄 膜晶体管的源极连接，源极与所述低电压信号输入端连接。3、 根据权利要求1所述的移位寄存器，其特征在于，所述下拉薄膜晶体 管驱动单元具体包括第五薄膜晶体管，其漏极与所述高电压信号输入端连接，栅极与第一时钟信号输入端连接，源极与所述下拉薄膜晶体管的栅极连接；第六薄膜晶体管，其漏极与所述第五薄膜晶体管的源极连接，栅极分别与第三薄膜晶体管的源极、第一薄膜晶体管的栅极以及第一电容连接，源极 与所述低电压信号输入端连接；第七薄膜晶体管，其漏极与第五薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；第八薄膜晶体管，其漏极与第三薄膜晶体管的源极连接，栅极与第五薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；第九薄膜晶体管，其漏极和栅极均与所述高电压信号输入端连接；以及 第十薄膜晶体管，其漏极分别与第七薄膜晶体管的4册极、第九薄膜晶体管的源极连接，栅极与第五薄膜晶体管的栅极以及所述第一时钟信号输入端连接，源极与所述低电压信号输入端连接。4、 一种移位寄存器，其特征在于，包括第一薄膜晶体管，其漏极连接第一时钟信号输入端，栅极和源极之间连接第一电容，源极还连接信号输出端；第二薄膜晶体管，其漏极分别与信号输出端和第一薄膜晶体管的源极连接，栅极连接复位信号输入端，源极与低电压信号输入端连接； 第三薄膜晶体管，其栅极和漏极均与信号输入端连接； 第四薄膜晶体管，其栅极与所述复位信号输入端连接，漏极与第三薄膜晶体管的源极连接，源极与低电压信号输入端连接；下拉薄膜晶体管，其漏极分别与信号输出端、第一电容的一端以及第一 薄膜晶体管的源极连接，源极连接低电压信号输入端；以及下拉薄膜晶体管驱动单元，用于当信号输出端输出信号为低电平且第一 时钟信号输入端输入信号为高电平时，控制下拉薄膜晶体管打开，分别与高 电压信号输入端、第一时钟信号输入端、第三薄膜晶体管的源极、低电压信 号输入端、第一薄膜晶体管的栅极以及所述下拉薄膜晶体管的栅极连接。5、 根据权利要求4所述的移位寄存器，其特征在于，所述下拉薄膜晶体 管驱动单元还与第二时钟信号输入端连接；所述下拉薄膜晶体管驱动单元具体包括第五薄膜晶体管，其漏极与所述高电压信号输入端连接，栅极与第一时钟信号输入端连接；第六薄膜晶体管，其漏极与所述第五薄膜晶体管的漏极连接，栅极分别与第三薄膜晶体管的源极、第一薄膜晶体管的栅极以及第一电容的一端连接，源极与所述低电压信号输入端连接；第七薄膜晶体管，其漏极与第五薄膜晶体管的源极连接，栅极与第二时 钟信号输入端连接，源极与所述低电压信号输入端连接；以及第八薄膜晶体管，其漏极与第三薄膜晶体管的源极连接，栅极与第五薄 膜晶体管的源极连接，源极与所述低电压信号输入端连接。6、 根据权利要求4所述的移位寄存器，其特征在于，所述下拉薄膜晶体管驱动单元具体包括第五薄膜晶体管，其漏极与所述高电压信号输入端连接，栅极与第一时钟信号输入端连接；第六薄膜晶体管，其漏极与所述第五薄膜晶体管的源极连接，栅极分别与第三薄膜晶体管的源极、第一薄膜晶体管的栅极以及第一电容的一端连接， 源极与所述低电压信号输入端连接；第七薄膜晶体管，其漏极与第五薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；第八薄膜晶体管，其漏极与第三薄膜晶体管的源极连接，栅极与第五薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；第九薄膜晶体管，其漏极和栅极均与所述高电压信号输入端连接；以及 第十薄膜晶体管，其漏极分别与第七薄膜晶体管的栅极和第九薄膜晶体管的源极连接，栅极与第五薄膜晶体管的栅极以及所述第一时钟信号输入端连接，源极与所述低电压信号输入端连接。7、 根据权利要求4所述的移位寄存器，其特征在于，所述下拉薄膜晶体 管驱动单元具体包括第五薄膜晶体管，其漏极和栅极均与所述第 一时钟信号输入端连接； 第六薄膜晶体管，其漏极与所述第五薄膜晶体管的漏极连接，栅极分别与第三薄膜晶体管的源极、第一薄膜晶体管的栅极以及第一电容的一端连接， 源极与所述低电压信号输入端连接；第七薄膜晶体管，其漏极与第五薄膜晶体管的源极连接，源极与所述低电压信号输入端连...
【专利技术属性】
技术研发人员：商广良，
申请(专利权)人：北京京东方光电科技有限公司，
类型：发明
国别省市：11[中国|北京]
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