移位缓存器电路制造技术

本发明专利技术实施例提供一种移位缓存器电路，该移位缓存器电路包含多级移位缓存器以提供多个栅极信号至多个栅极线。每一级移位缓存器包含上拉单元、输入单元、储能单元、放电单元以及下拉单元。上拉单元根据驱动控制电压与第一时钟以上拉第一栅极信号。输入单元用来将前级移位缓存器产生的第二栅极信号输入为驱动控制电压，驱动控制电压即储存于储能单元。放电单元用来根据第二时钟与第三时钟对驱动控制电压执行交互下拉运作。下拉单元用来根据第二时钟与第三时钟对第Ｎ栅极信号执行交互下拉运作。通过本发明专利技术实施例，可降低漏电流与减轻电压应力，提高移位缓存器电路的可靠度及使用寿命。

【技术实现步骤摘要】

本专利技术关于一种移位缓存器电路(SHIFT REGISTER CIRCUIT)，尤其是一种可降低 漏电流与减轻电压应力的移位缓存器电路。
技术介绍
液晶显示装置(Liquid Crystal Display ；LCD)是目前广泛使用的一种平面显示 器，其具有外型轻薄、省电以及低辐射等优点。液晶显示装置的工作原理是利用改变液晶层 两端的电压差来改变液晶层内的液晶分子的排列状态，据以改变液晶层的透光性，再配合 背光模块所提供的光源以显示影像。一般而言，液晶显示装置包含有多个像素单元、移位缓 存器电路以及源极驱动器。源极驱动器用来提供多个数据信号至多个像素单元。移位缓存 器电路包含多级移位缓存器，用来产生多个栅极信号馈入多个像素单元以控制多个数据信 号的写入运作。因此，移位缓存器电路即为控制数据信号写入操作的关键性元件。图1为已有的移位缓存器电路的示意图。如图1所示，移位缓存器电路100包含多 级移位缓存器，其中只显示第(N-1)级移位缓存器111、第N级移位缓存器112以及第(N+1) 级移位缓存器113，据以方便说明。每一级移位缓存器用来根据第一时钟CK1或反相于第一 时钟CK1的第二时钟CK2以产生对应栅极信号馈入至对应栅极线，例如第(N-1)级移位缓 存器111用来根据第二时钟CK2以产生栅极信号SGn-1馈入至栅极线GLn-1，第N级移位缓 存器112用来根据第一时钟CK1以产生栅极信号SGn馈入至栅极线GLn，第(N+1)级移位缓 存器113用来根据第二时钟CK2以产生栅极信号SGn+1馈入至栅极线GLn+1。第N级移位 缓存器112包含上拉单元120、输入单元130、储能单元125、放电单元140、下拉单元150、以 及控制单元160。上拉单元120用来根据驱动控制电压VQn以上拉栅极信号SGn。放电单 元140与下拉单元150用来根据控制单元160所产生的下拉控制电压Vdn以分别下拉驱动 控制电压VQn与栅极信号SGn。在第N级移位缓存器112的运作中，当驱动控制电压VQn没有被上拉至高准位电 压时，由于驱动控制电压VQn与栅极信号SGn的低准位电压均为低电源电压Vss，因此第一 时钟CK1的升缘/降缘经由上拉单元120的元件电容耦合作用所导致驱动控制电压VQn的 涟波可使上拉单元120发生漏电流，从而使栅极信号SGn的电压准位随之显著漂移而降低 影像显示质量。就另一方面而言，当驱动控制电压VQn没有被上拉至高准位电压时，下拉控 制电压Vdn大约保持在高电源电压Vdd，用来持续导通放电单元140与下拉单元150的晶体 管，据以持续下拉驱动控制电压VQn与栅极信号SGn，亦即放电单元140与下拉单元150的 晶体管长时间承受高电压应力，所以容易导致临界电压漂移。此外，当下拉控制电压Vdn被 下拉至低电源电压Vss时，控制单元160的二晶体管会同时导通而导致高消耗功率，操作温 度也就随之升高，如此会降低移位缓存器电路100的可靠度及使用寿命。
技术实现思路
依据本专利技术的实施例揭示一种移位缓存器电路，用以提供多个栅极信号至多条栅极线。这种移位缓存器电路包含多级移位缓存器，其中第N级移位缓存器包含上拉单元、输 入单元、储能单元、放电单元、以及下拉单元。上拉单元电连接于第N栅极线，用来根据驱 动控制电压与第一时钟(Clock)以上拉第N栅极信号。输入单元电连接于上拉单元与第 (N-1)级移位缓存器，用来将第(N-1)级移位缓存器所产生的第(N-1)栅极信号输入为驱动 控制电压。储能单元电连接于上拉单元与输入单元，用来储存驱动控制电压。放电单元电 连接于储能单元，用来根据第二时钟与第三时钟对驱动控制电压执行交互下拉运作。下拉 单元电连接于第N栅极线，用来根据第二时钟与第三时钟对第N栅极信号执行交互下拉运 作。在移位缓存器电路的运作中，第一时钟的脉冲升缘、第二时钟的脉冲升缘与第三时钟的 脉冲升缘依序错开。依据本专利技术的实施例另揭示一种移位缓存器电路，用以提供多个栅极信号至多条 栅极线。这种移位缓存器电路包含多级移位缓存器，其中第N级移位缓存器包含下拉单元、 输入单元、储能单元、充电单元、以及上拉单元。下拉单元电连接于第N栅极线，用来根据驱 动控制电压与第一时钟以下拉第N栅极信号。输入单元电连接于下拉单元与第(N-1)级移 位缓存器，用来将第(N-1)级移位缓存器所产生的第(N-1)栅极信号输入为驱动控制电压。 储能单元电连接于下拉单元与输入单元，用来储存驱动控制电压。充电单元电连接于储能 单元，用来根据第二时钟与第三时钟对驱动控制电压执行交互上拉运作。上拉单元电连接 于第N栅极线，用来根据第二时钟与第三时钟对第N栅极信号执行交互上拉运作。在移位 缓存器电路的运作中，第一时钟的脉冲降缘、第二时钟的脉冲降缘与第三时钟的脉冲降缘 依序错开。本专利技术实施例的有益效果在于，通过本专利技术实施例的移位缓存器电路，可降低漏 电流与减轻电压应力，提高移位缓存器电路的可靠度及使用寿命。附图说明图1为已有的移位缓存器电路的示意图。图2为本专利技术第一实施例的移位缓存器电路的示意图。图3显示图2所示的第N级移位缓存器的电路图。图4为图2与图3所示的移位缓存器电路的工作相关信号波形示意图，其中横轴 为时间轴。图5为本专利技术第二实施例的移位缓存器电路的示意图。图6显示图5所示的第N级移位缓存器的电路图。图7为本专利技术第三实施例的移位缓存器电路的示意图。图8显示图7所示的第N级移位缓存器的电路图。图9为图7与图8所示的移位缓存器电路的工作相关信号波形示意图，其中横轴 为时间轴。图10为本专利技术第四实施例的移位缓存器电路的示意图。图11显示图10所示的第N级移位缓存器的电路图。图12为本专利技术第五实施例的移位缓存器电路的示意图。图13显示图12所示的第N级移位缓存器的电路图。图14为图12与图13所示的移位缓存器电路的工作相关信号波形示意图，其中横轴为时间轴。 图15为本专利技术第六实施例的移位缓存器电路的示意图。 图16显示图15所示的第N级移位缓存器的电路图。 图17为本专利技术第七实施例的移位缓存器电路的示意图。 图18显示图17所示的第N级移位缓存器的电路图。 图19为图17与图18所示的移位缓存器电路的工作相关信号波形示意图，其中横轴为时间轴。 图20为本专利技术第八实施例的移位缓存器电路的示意图。 图2l显示图20所示的第N级移位缓存器的电路图。 10030] 100、200、300、400、500、600、700、800、900 移位缓存器电路10031] 11l、211、311、411、511、611、711、811、911 第(N—1)级移位缓存器 112、212、312、412、512、612、712、812、912 第N级移位缓存器 113、213、313、413、513、613、713、813、913 第(N+I)级移位缓存器 120、220、650、850上拉单元10035] 125、225、625储能单元 130、230、330、530、630、730、930输入单元 140、240、440放电单元 150、250、450、620下拉单元 160控制单元 22l、62l第一晶体管 本文档来自技高网...

【技术保护点】
一种移位缓存器电路，用以提供多个栅极信号至多个栅极线，所述移位缓存器电路包含多级移位缓存器，所述多级移位缓存器的一第Ｎ级移位缓存器包含：一上拉单元，电连接于所述多个栅极线的一第Ｎ栅极线，用来根据一驱动控制电压与一第一时钟以上拉所述多个栅极信号的一第Ｎ栅极信号；一输入单元，电连接于所述上拉单元与所述多级移位缓存器的一第（Ｎ－１）级移位缓存器，用来将所述第（Ｎ－１）级移位缓存器所产生的一第（Ｎ－１）栅极信号输入为所述驱动控制电压；一储能单元，电连接于所述上拉单元与所述输入单元，用来储存所述驱动控制电压；一放电单元，电连接于所述储能单元，用来根据一第二时钟与一第三时钟对所述驱动控制电压执行交互下拉运作；以及一下拉单元，电连接于所述第Ｎ栅极线，用来根据所述第二时钟与所述第三时钟对所述第Ｎ栅极信号执行交互下拉运作；其中，所述第一时钟的脉冲升缘、所述第二时钟的脉冲升缘与所述第三时钟的脉冲升缘依序错开。

【技术特征摘要】

【专利技术属性】
技术研发人员：蔡宗廷，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：71[中国|台湾]