数据处理电路制造技术

本发明专利技术有关于一种数据处理电路，包含有一译码器与Ｎ级电路，其中Ｎ为正整数，且小于无限大。该译码器用以译码数据。这些电路接收来自至少一内存的多个输入数据，将这些输入数据区分为Ｎ个阶段同步排序及／或同步暂存，以缩短这些输入数据的处理时间，且将处理后产生的输出数据输出至该译码器。

【技术实现步骤摘要】

本专利技术关于一种处理装置，特别是关于一种适用于内存的数据处理装置。
技术介绍
图1显示一般的数据处理装置10。数据处理装置10的数据排序单元(data sorting unit) 101接收由内存传来的数据，如图中的32位数据，将这些数据经过排序处 理，且由译码单元(decoder) 102译码并输出24位的数据。其中，24位是由六个4位数据组 成，且每个4位数据是由数据排序单元101处理后通过其数据传输路径传输。须注意，数据排序单元101包含有多个数据输出路径，每个路径可输出1 10位 的数据。当数据排序单元101通过一数据输出路径输出一个4位数据时，译码器102接收 并判别此1 10位中哪些数据为有效位，哪些数据为无效位，并回传该串数据的有效位长 度(Length)L给数据排序单元101。同时，译码器102译码出一个4位数据。依此方式，由 于数据处理装置10必须译码24位数据，即有六笔4位数据须处理，因此整个处理程序便需 要重复处理六次。然而，当系统要求在一个频率周期内处理六个4位数据时，目前现有的数据处理 装置仅可采用提高处理频率或增加内存容量的方式来达成要求，但会因此造成系统耗电量 增加、温度提高、及成本增加的问题。
技术实现思路
因此，为了解决上述问题，本专利技术的目的之一，是在提供一种数据处理装置，可以 提高数据排序及/或数据译码的速度。本专利技术的一实施例提供了一种数据处理电路，包含有一译码器与N级电路，其中N 为正整数，且小于无限大。该译码器用以译码数据。这些电路接收来自至少一内存的多个 输入数据，将这些输入数据区分为N个阶段同步排序及/或同步暂存，以缩短这些输入数据 的处理时间，且将处理后产生的输出数据输出至该译码器。所述的数据处理电路，其中，该N级电路依据这些输入数据的顺序与数值关进行 数据排序，且由第N级电路至第一级电路依序传递排序后的数据。所述的数据处理电路，其中，该译码器依据该输出数据计算出一有效位总长度，且 该N级电路依据该有效位总长度及/或一相关参数依序接收该输入数据。所述的数据处理电路，其中，该N级电路将第一顺位的第一笔数据输出至该译码 器，该译码器依据该第一笔数据产生一第一数据长度；该N级电路依据该第一数据长度输 出第二顺位的第二笔数据至该译码器，该译码器依据该第二笔数据产生一第二数据长度； 该N级电路依据该第二数据长度输出第三顺位的第三笔数据至该译码器，该译码器依据该 第三笔数据产生一第三数据长度，且该译码器将该第一数据长度、第二数据长度、及第三数 据长度相加，产生该有效位总长度。所述的数据处理电路，其中，该N级电路的最后一级电路，依据该有效位总长度及/或一相关参数判断是否须从该内存接收等于该总长度的数据。所述的数据处理电路，其中，该相关参数依据有效位总长度与该N级电路的控制 状态求得。所述的数据处理电路，其中，为一 32位转24位的数据译码电路。本专利技术的另一实施例提供了一种数据处理电路，包含有一译码器与至少三级电 路。该译码器用以译码数据。这些电路用以处理来自至少一内存的多个输入数据，以产生 的输出数据至该译码器，而该输入数据包含有一第一笔数据、一第二笔数据、及一第三笔数 据。其中第一级电路，依据这些输入数据的数值排序这些输入数据，将相同数值的数据依 据其顺序输出至译码器，其中第一顺位的第一笔数据输出至译码器，译码器依据第一笔数 据产生一第一数据长度；第一级电路依据第一数据长度输出第二顺位的第二笔数据至译码 器，译码器依据第二笔数据产生一第二数据长度；第一级电路依据第二数据长度输出第三 顺位的第三笔数据至译码器，译码器依据第三笔数据产生一第三数据长度，且该译码器将 该第一数据长度、第二数据长度、及第三数据长度相加，产生一有效位总长度。第二级电路依据有效位总长度补充等于该总长度的数据量。而第三级电路提供等 于有效位总长度的数据给第二级电路，且依据总长度判断是否须从内存接收等于总长度的 数据。所述的数据处理电路，其中，该三级电路用以排序、暂存、或转换这些输入数据。所述的数据处理电路，其中，该第一级电路包含有一第三多路复用器，接收并排序该输入数据；一第一缓冲器，接收并暂存该输入数据，且将该第一笔数据输出至该译码器；一第一多路复用器，依据该第一数据长度，接收该第二笔数据，且将该第二笔数据 输出至该译码器；以及一第二多路复用器，依据该第二长度数据，接收该第三笔数据，且将该第三笔数据 输出至该译码器；其中该第三多路复用器还依据该有效位总长度接收该第二级电路传输的数据。所述的数据处理电路，其中，该第一多路复用器为一个十选一多路复用器、该第二 多路复用器为一个十九选一多路复用器、该第三多路复用器为一个二十九选一多路复用 器、以及该第一缓冲器为一 32位先进先出(First In First Out, FIFO)缓冲器。所述的数据处理电路，其中，该第一缓冲器还将前一次处理该三笔数据后所剩下 的数据传输至该第三多路复用器，以与下一次处理输入的数据一并排序后输出至该第一缓 冲器。所述的数据处理电路，其中，该第二级电路包含有一第四多路复用器，该第四多路 复用器依据一第一控制信号接收该第三级电路传输的数据，其中该第一控制信号与前一次 处理的有效位总长度及前一次处理的该第一控制信号相关。所述的数据处理电路，其中，该第四多路复用器为一 32选一多路复用器。所述的数据处理电路，其中，该第三级电路包含有—第二缓冲器，用以暂存该输入数据的第一部分；一第三缓冲器，用以暂存该输入数据的第二部分，且该第二部分的数据顺序在该 第一部分的数据后面；一第四缓冲器，用以暂存该输入数据的第三部分，且该第三部分的数据顺序在该 第二部分的数据后面；一第六多路复用器，接收该输入数据与该第一缓冲器、该第二缓冲器、或该三缓冲 器于前一次处理后剩下的数据，且依据一第二控制信号输出该输入数据及/或该前一次处 理后剩下的数据，其中该第二控制信号与前一次处理的该有效位总长度及前一次处理的该 第二控制信号相关；以及一第五多路复用器，依据一第三控制信号决定输出该三部分数据中的任一部分， 其中该第三控制信号与该第二控制信号相关。所述的数据处理电路，其中，该第二缓冲器、该第三缓冲器、及该第四缓冲器为32 位先进先出缓冲器；且该第五多路复用器为一个三选一多路复用器，该第六多路复用器为 一个二选一多路复用器。所述的数据处理电路，其中，为一 32位转24位的数据译码电路。本专利技术的另一实施例提供了一种数据处理电路，其用以接收并译码来自一内存的 数据。该数据处理电路包含有一第一数据处理单元与一第二数据处理单元。该第一数据处 理单元由最低地址开始依序接收数据，对由低地址往高地址依序接收的数据进行排序与译 码处理，以产生一第一译码数据。而第二数据处理单元由最高地址开始依序接收数据，对由 高地址往低地址依序接收的数据进行排序与译码处理，以产生一第二译码数据。其中，第一 数据处理单元与第二数据处理单元同步运作。所述的数据处理电路，其中，该第一数据处理单元与该第二数据处理单元的排序 或译码速度不同时，该第一数据处理单元与该第二数据处理单元的接收数据路径相衔接的 数据量会不同，则该数据处理装置会将该两路径最后剩下的数据相加填满一地址。所述的数据处理电路，其中本文档来自技高网...

【技术保护点】
一种数据处理电路，其特征在于，包含有：一译码器，用以译码数据；以及Ｎ级电路，这些电路接收来自至少一内存的多个输入数据，将这些输入数据区分为Ｎ个阶段同步排序及／或同步暂存，以缩短这些输入数据的处理时间，且将处理后产生的输出数据输出至该译码器，其中Ｎ为正整数，且小于无限大。

【技术特征摘要】
一种数据处理电路，其特征在于，包含有一译码器，用以译码数据；以及N级电路，这些电路接收来自至少一内存的多个输入数据，将这些输入数据区分为N个阶段同步排序及/或同步暂存，以缩短这些输入数据的处理时间，且将处理后产生的输出数据输出至该译码器，其中N为正整数，且小于无限大。2 .根据权利要求1所述的数据处理电路，其特征在于，该N级电路依据这些输入数据的 顺序与数值关进行数据排序，且由第N级电路至第一级电路依序传递排序后的数据。3.根据权利要求1所述的数据处理电路，其特征在于，该译码器依据该输出数据计算 出一有效位总长度，且该N级电路依据该有效位总长度及/或一相关参数依序接收该输入 数据。4.根据权利要求3所述的数据处理电路，其特征在于，该N级电路将第一顺位的第一 笔数据输出至该译码器，该译码器依据该第一笔数据产生一第一数据长度；该N级电路依 据该第一数据长度输出第二顺位的第二笔数据至该译码器，该译码器依据该第二笔数据产 生一第二数据长度；该N级电路依据该第二数据长度输出第三顺位的第三笔数据至该译码 器，该译码器依据该第三笔数据产生一第三数据长度，且该译码器将该第一数据长度、第二 数据长度、及第三数据长度相加，产生该有效位总长度。5.根据权利要求3所述的数据处理电路，其特征在于，该N级电路的最后一级电路，依 据该有效位总长度及/或一相关参数判断是否须从该内存接收等于该总长度的数据。6.根据权利要求3或5所述的数据处理电路，其特征在于，该相关参数依据有效位总长 度与该N级电路的控制状态求得。7.根据权利要求1所述的数据处理电路，其特征在于，为一32位转24位的数据译码电路。8.一种数据处理电路，其特征在于，包含有一译码器，用以译码数据；以及至少三级电路，这些电路用以处理来自至少一内存的多个输入数据，以产生的输出 数据至该译码器，而该输入数据包含有一第一笔数据、一第二笔数据、及一第三笔数据，其 中一第一级电路，依据这些输入数据的数值排序这些输入数据，将相同数值的数据依据 其顺序输出至该译码器，其中第一顺位的第一笔数据输出至该译码器，该译码器依据该第 一笔数据产生一第一数据长度；该第一级电路依据该第一数据长度输出第二顺位的第二笔 数据至该译码器，该译码器依据该第二笔数据产生一第二数据长度；该第一级电路依据该 第二数据长度输出第三顺位的第三笔数据至该译码器，该译码器依据该第三笔数据产生一 第三数据长度，且该译码器将该第一数据长度、第二数据长度、及第三数据长度相加，产生 一有效位总长度；一第二级电路，依据该有效位总长度补充等于该总长度的数据量；以及一第三级电路，提供等于该有效位总长度的数据给该第二级电路，且依据该总长度判 断是否须从该内存接收等于该总长度的数据。9.根据权利要求8所述的数据处理电路，其特征在于，该三级电路用以排序、暂存、或 转换这些输入数据。10.根据权利要求8所述的数据处理电路，其特征在于，该第一级电路包含有一第三多路复用器，接收并排序该输入数据；一第一缓冲器，接收并暂存该输入数据，且将该第一笔数据输出至该译码器；一第一多路复用器，依据该第一数据长度，接收该第二笔数据，且将该第...

【专利技术属性】
技术研发人员：黄明松，吕文闵，陈建洲，
申请(专利权)人：钰创科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]