【技术实现步骤摘要】
本公开涉及半导体，尤其涉及一种阻抗匹配电路、阻抗匹配方法以及半导体存储器。
技术介绍
1、随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率(double data rate，ddr)传输的存储器等器件。然而，当使用基于不归零(non-return-to-zero，nrz)模式进行信号调制时，难以满足高容量和高速数据传输的需求。
2、近年来，在一些发射机电路中，已经积极地进行了对脉冲幅度调制(pulseamplitude modulation，pam)方法的研究，以探索适合于大容量和高速数据传输的替代方案。但是目前已有的pam方法仍然存在不足，尤其是由于工艺角、温度、电压等因素的影响，导致发射机的输出阻抗不固定，严重影响了信号完整性。
技术实现思路
1、本公开提供了一种阻抗匹配电路、阻抗匹配方法以及半导体存储器，在保证输出线性度的同时，还可以提高信号完整性。
2、第一方面，本公开实施例提供了一种阻抗匹配电路，该阻抗匹配电路包括驱动模块、校准模块、数字逻辑模块、接收模块和第一电阻，驱动模块的输出端与接收模块连接，校准模块的输出端与第一电阻连接；其中：
3、校准模块，用于根据第一电阻和接收模块的阻抗值，配合驱动模块进行校准处理，确定在不同的输出电平值下所得到的多个校准参数；
4、数字逻辑模块，用于接收多个校准参数，确定驱动模块中至少一
5、驱动模块，用于接收目标校准参数，根据目标校准参数对至少一个晶体管组进行阻抗调节，使得不同的输出电平值下驱动模块的阻抗值与接收模块的阻抗值之间具有阻抗匹配关系。
6、在一些实施例中，驱动模块包括第一上拉模块、第二上拉模块和下拉模块，校准模块包括第三上拉模块和第四上拉模块，其中：第一上拉模块的一端、第三上拉模块的一端均连接第一电源；第二上拉模块的一端、第四上拉模块的一端均连接第二电源；下拉模块的一端接地，第一上拉模块的另一端、第二上拉模块的另一端、下拉模块的另一端均与接收模块的输入端连接，接收模块的输出端接地；第三上拉模块的另一端、第四上拉模块的另一端均与第一电阻的一端连接，第一电阻的另一端接地。
7、在一些实施例中，第一上拉模块和第三上拉模块中的晶体管类型为nmos管；第二上拉模块和第四上拉模块中的晶体管类型为pmos管；下拉模块中的晶体管类型为nmos管。
8、在一些实施例中，第一电源的取值低于第二电源的取值。
9、在一些实施例中，驱动模块，还用于输出基于n电平脉冲幅度调制(n-level pulseamplitude modulation，pamn)的目标数据信号；其中，n为大于或等于2的整数。
10、在一些实施例中，校准模块，还用于在目标数据信号对应最大电平值的情况下，根据第一电阻与接收模块的阻抗值，配合驱动模块进行第二上拉模块和第四上拉模块中的pmos管校准处理之后，根据第二上拉模块和第四上拉模块对应的校准参数，配合驱动模块进行第一上拉模块和第三上拉模块中的nmos管校准处理。
11、在一些实施例中，在n等于4的情况下，目标数据信号至少包括第一电平值、第二电平值和第三电平值；其中：校准模块，用于在输出电平值为第一电平值的情况下，根据第一电阻与接收模块的阻抗值，配合驱动模块进行第一校准处理，确定第一上拉模块和第三上拉模块对应的第一校准参数；以及关闭接收模块，在第一上拉模块和第三上拉模块对应的第一校准参数固定的情况下，配合驱动模块进行第二校准处理，确定下拉模块对应的第二校准参数；或者，校准模块，用于在输出电平值为第二电平值的情况下，根据第一电阻与接收模块的阻抗值，配合驱动模块进行第一校准处理，确定第二上拉模块对应的第三校准参数和第四上拉模块对应的第四校准参数；以及在第二上拉模块和第四上拉模块对应的校准参数固定为第一预设值的情况下，配合驱动模块进行第二校准处理，确定第一上拉模块对应的第五校准参数；或者，校准模块，用于在输出电平值为第三电平值的情况下，根据第一电阻与接收模块的阻抗值，配合驱动模块进行第一校准处理，确定第一上拉模块对应的第六校准参数和第三上拉模块对应的第七校准参数；以及在第一上拉模块和第三上拉模块对应的校准参数固定为第二预设值的情况下，配合驱动模块进行第二校准处理，确定下拉模块对应的第八校准参数；其中，第一预设值与第三校准参数和第四校准参数具有关联关系，第二预设值与第六校准参数和第七校准参数具有关联关系。
12、在一些实施例中，阻抗匹配电路还包括第一处理模块、第二处理模块和第三处理模块；其中，第一处理模块包括第一比较器和第一计数器，用于通过第一比较器接收参考电压和第一输出电压，输出参考电压与第一输出电压的第一比较结果；以及通过第一计数器接收第一比较结果和校准时钟信号，在校准时钟信号指示处于校准模式且第一比较结果满足预设条件时控制第一计数器进行计数操作，确定第一计数结果，其中，第一计数结果用于确定第一上拉模块或第二上拉模块在不同的输出电平值下对应的校准参数；第二处理模块包括第二比较器和第二计数器，用于通过第二比较器接收参考电压和第一输出电压，输出参考电压与第一输出电压的第二比较结果；以及通过第二计数器接收第二比较结果和校准时钟信号，在校准时钟信号指示处于校准模式且第二比较结果满足预设条件时控制第二计数器进行计数操作，确定第二计数结果，其中，第二计数结果用于确定下拉模块在不同的输出电平值下对应的校准参数；第三处理模块包括第三比较器和第三计数器，用于通过第三比较器接收参考电压和第二输出电压，输出参考电压与第二输出电压的第三比较结果；以及通过第三计数器接收第三比较结果和校准时钟信号，在校准时钟信号指示处于校准模式且第三比较结果满足预设条件时控制第三计数器进行计数操作，确定第三计数结果，其中，第三计数结果用于确定第三上拉模块或第四上拉模块在不同的输出电平值下对应的校准参数；其中，第一输出电压表示驱动模块的输出端处的电压值，第二输出电压表示校准模块的输出端处的电压值。
13、在一些实施例中，多个校准参数是由第一校准参数、第二校准参数、第三校准参数、第四校准参数、第五校准参数、第六校准参数、第七校准参数和第八校准参数组成；其中：数字逻辑模块，还用于获取至少一个晶体管组各自的主管校准参数，根据第一校准参数、第二校准参数、第三校准参数、第四校准参数、第五校准参数、第六校准参数、第七校准参数、第八校准参数以及至少一个晶体管组各自的主管校准参数，确定至少一个晶体管组各自的目标校准参数。
14、在一些实施例中，第一上拉模块包括至少一个第一类晶体管组，第二上拉模块包括至少一个第二类晶体管组，第三上拉模块包括至少一个第三类晶体管组，第四上拉模块包括至少一个第四类晶体管组，下拉模块包括至少一个第五类晶体管组；其中：在第一上拉模块中，第一类晶体管组包括多个nmos管；在第二上拉模块中，第二类晶体管组本文档来自技高网...
【技术保护点】
1.一种阻抗匹配电路，其特征在于，所述阻抗匹配电路包括驱动模块、校准模块、数字逻辑模块、接收模块和第一电阻，所述驱动模块的输出端与所述接收模块连接，所述校准模块的输出端与所述第一电阻连接；其中：
2.根据权利要求1所述的阻抗匹配电路，其特征在于，所述驱动模块包括第一上拉模块、第二上拉模块和下拉模块，所述校准模块包括第三上拉模块和第四上拉模块，其中：
3.根据权利要求2所述的阻抗匹配电路，其特征在于，
4.根据权利要求3所述的阻抗匹配电路，其特征在于，所述第一电源的取值低于所述第二电源的取值。
5.根据权利要求3所述的阻抗匹配电路，其特征在于，所述驱动模块，还用于输出基于PAMn的目标数据信号；其中，n为大于或等于2的整数。
6.根据权利要求5所述的阻抗匹配电路，其特征在于，
7.根据权利要求5所述的阻抗匹配电路，其特征在于，在n等于4的情况下，所述目标数据信号至少包括第一电平值、第二电平值和第三电平值；其中：
8.根据权利要求7所述的阻抗匹配电路，其特征在于，所述阻抗匹配电路还包括第一处理模块、第
9.根据权利要求7所述的阻抗匹配电路，其特征在于，所述多个校准参数是由所述第一校准参数、所述第二校准参数、所述第三校准参数、所述第四校准参数、所述第五校准参数、所述第六校准参数、所述第七校准参数和所述第八校准参数组成；其中：
10.根据权利要求9所述的阻抗匹配电路，其特征在于，所述第一上拉模块包括至少一个第一类晶体管组，所述第二上拉模块包括至少一个第二类晶体管组，所述第三上拉模块包括至少一个第三类晶体管组，所述第四上拉模块包括至少一个第四类晶体管组，所述下拉模块包括至少一个第五类晶体管组；其中：
11.根据权利要求10所述的阻抗匹配电路，其特征在于，所述至少一个第一类晶体管组包括第一晶体管组、第二晶体管组和第三晶体管组，所述至少一个第二类晶体管组包括第四晶体管组，所述至少一个第五类晶体管组包括第五晶体管组和第六晶体管组；其中：
12.根据权利要求11所述的阻抗匹配电路，其特征在于，所述第一晶体管组包括第一主晶体管和至少一个第一辅晶体管，所述第二晶体管组包括第二主晶体管和至少一个第二辅晶体管，所述第三晶体管组包括第三主晶体管和至少一个第三辅晶体管，所述第四晶体管组包括第四主晶体管和至少一个第四辅晶体管，所述第五晶体管组包括第五主晶体管和至少一个第五辅晶体管，所述第六晶体管组包括第六主晶体管和至少一个第六辅晶体管；其中：
13.根据权利要求12所述的阻抗匹配电路，其特征在于，
14.根据权利要求12所述的阻抗匹配电路，其特征在于，
15.根据权利要求14所述的阻抗匹配电路，其特征在于，
16.根据权利要求14所述的阻抗匹配电路，其特征在于，在n等于4的情况下，所述目标数据信号包括第一电平值、第二电平值、第三电平值和第四电平值；其中：
17.根据权利要求16所述的阻抗匹配电路，其特征在于，所述第一电平值小于所述第二电平值，所述第三电平值小于所述第一电平值，所述第四电平值小于所述第三电平值。
18.一种阻抗匹配方法，其特征在于，所述方法包括：
19.一种半导体存储器，其特征在于，所述半导体存储器至少包括如权利要求1至17任一项所述的阻抗匹配电路。
20.根据权利要求19所述的半导体存储器，其特征在于，所述半导体存储器包括发射机电路和接收机电路；其中：
...【技术特征摘要】
1.一种阻抗匹配电路，其特征在于，所述阻抗匹配电路包括驱动模块、校准模块、数字逻辑模块、接收模块和第一电阻，所述驱动模块的输出端与所述接收模块连接，所述校准模块的输出端与所述第一电阻连接；其中：
2.根据权利要求1所述的阻抗匹配电路，其特征在于，所述驱动模块包括第一上拉模块、第二上拉模块和下拉模块，所述校准模块包括第三上拉模块和第四上拉模块，其中：
3.根据权利要求2所述的阻抗匹配电路，其特征在于，
4.根据权利要求3所述的阻抗匹配电路，其特征在于，所述第一电源的取值低于所述第二电源的取值。
5.根据权利要求3所述的阻抗匹配电路，其特征在于，所述驱动模块，还用于输出基于pamn的目标数据信号；其中，n为大于或等于2的整数。
6.根据权利要求5所述的阻抗匹配电路，其特征在于，
7.根据权利要求5所述的阻抗匹配电路，其特征在于，在n等于4的情况下，所述目标数据信号至少包括第一电平值、第二电平值和第三电平值；其中：
8.根据权利要求7所述的阻抗匹配电路，其特征在于，所述阻抗匹配电路还包括第一处理模块、第二处理模块和第三处理模块；其中，
9.根据权利要求7所述的阻抗匹配电路，其特征在于，所述多个校准参数是由所述第一校准参数、所述第二校准参数、所述第三校准参数、所述第四校准参数、所述第五校准参数、所述第六校准参数、所述第七校准参数和所述第八校准参数组成；其中：
10.根据权利要求9所述的阻抗匹配电路，其特征在于，所述第一上拉模块包括至少一个第一类晶体管组，所述第二上拉模块包括至少一个第二类晶体管组，所述第三上拉模块包括至少一个第三类晶体管组，所述第四上拉模块包括至少一个第四类晶体管组，所述下拉模块包括至...
【专利技术属性】
技术研发人员：纪一凡，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：
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