高压半导体器件及其制造方法技术

本发明专利技术提供一种高压半导体器件及其制造方法，所述器件，包括：基底；形成于所述基底中的第一阱区和第二阱区；形成于所述第一阱区中的源区；形成于所述第二阱区中的漏区；覆盖于所述基底表面的场氧化层和栅氧化层；设置于所述源区和漏区之间、形成于所述场氧化层和栅氧化层上的栅极；形成于所述栅极下面的基底表面内的调节注入区，所述调节注入区距离漏端鸟嘴为第一长度。上述高压半导体器件及其制造方法能够降低高压半导体器件的导通电阻和衬底电流，改善高压晶体管的性能。

【技术实现步骤摘要】

本专利技术涉及半导体器件
，特别涉及一种。
技术介绍
高压半导体器件特别是高压金属氧化物半导体(HVMOS，high voltagemetal oxide semiconductor)晶体管具有优良的开关特性，故已被广泛应用在中央处理器供电电 源、电源管理系统、直流/交流转换器、平板电视驱动器、以及消费类电子产品等领域。图1为现有技术中一种常见的高压NMOS晶体管的结构示意图，如图所示，采用N 型阱区10作为该晶体管的扩展漏端，用于承受高的电压，同时在漏端上方覆盖有场氧化层 11，用于承受漏区12和栅极13之间的高电压。在制造过程中，上述高压NMOS晶体管可以 和电路中的低压晶体管通过一套工艺流程同时形成。此外，为了调整高压晶体管和低压晶体管的阈值电压，还需要在栅氧化层14下的 有源区内形成调节注入区16，通常，形成场氧化层11和栅氧化层14后，利用离子注入工艺 将P型杂质注入到整个有源区中，剂量在lE12cm_3 3E12cm_3。这样一来，在该高压晶体管 中，P型阱区15和N型阱区10的表面都具有调节注入的杂质，可以将器件的阈值电压调节 到所需要的大小。当半导体制造技术发展到亚微米水平时，根据同一工艺流程中低压晶体管的要 求，N型阱区的注入剂量较高，接近lE13cnT3，导致N型阱区和P型阱区之间的击穿电压较低 (比如低于40V)，达不到高压晶体管的耐压要求，为解决上述问题，需要采用浓度相对更低 的N型阱区做该高压晶体管的扩展漏端，其注入剂量一般在1E12 4E12cm_3。此时，N型阱 区的注入剂量与阈值调节注入的剂量量级相当。然而问题在于，当N阱浓度降低时，图1所示的高压晶体管中，漂移区电阻相对较 大，增大了器件的导通电阻，此外，衬底电流也比较大。图2、图3示出了图1中的高压晶体 管的电学特性的实验结果。
技术实现思路
本专利技术解决的问题是如何降低高压半导体器件的导通电阻和衬底电流，改善高压 晶体管的性能。为解决上述问题，本专利技术提供一种高压半导体器件，包括基底；形成于所述基底中的第一阱区和第二阱区；形成于所述第一阱区中的源区；形成于所述第二阱区中的漏区；覆盖于所述基底表面的场氧化层和栅氧化层；设置于所述源区和漏区之间、形成于所述场氧化层和栅氧化层上的栅极；形成于所述栅极下面的基底表面内的调节注入区，所述调节注入区距离漏端鸟嘴为第一长度。可选的，所述调节注入区仅位于所述第一阱区内。所述第一长度为第一阱区边缘到鸟嘴的距离。可选的，所述调节注入区由所述第一阱区延伸至第二阱区内。所述第一长度大于0.5微米。所述基底包括掩埋层以及所述掩埋层之上的外延层，所述第一阱区和第二阱区形 成于所述外延层中。所述第一阱区的导电类型为P型，所述第二阱区的导电类型为N型，所述源区和漏 区的导电类型为N型。所述第一阱区的导电类型为N型，所述第二阱区的导电类型为P型，所述源区和漏 区的导电类型为P型。所述第二阱区在靠近漏端鸟嘴附近保持浓度较高的杂质，以避免被调节注入区的 反型杂质补偿。相应的，本专利技术还提供一种高压半导体器件的制造方法，包括基底；在所述基底中形成第一阱区和第二阱区；在所述基底表面上形成的场氧化层和栅氧化层；在所述栅极氧化层下面的基底表面内形成调节注入区，所述调节注入区距离鸟嘴 为第一长度；在所述场氧化层和栅氧化层上形成栅极；在所述第一阱区中形成源区，在所述第二阱区中形成漏区，所述源区和漏区分别 位于所述栅极的两侧。与现有技术相比，上述技术方案具有以下优点本专利技术提供的，在阈值调节注入的步骤中，采用掩 膜版选择注入区域，使得杂质距离漏端鸟嘴保留一定的长度。这样，使得第二阱区在靠近鸟 嘴附近能保持浓度较高的N型杂质(或P型)，避免其被P型杂质(或N型)补偿，据此，改 善了鸟嘴附近的电场分布，降低了此处的碰撞电离率，防止产生较大的衬底电流，同时也降 低了器件的导通电阻，从而改善了器件的电学性能。附图说明通过附图所示，本专利技术的上述及其它目的、特征和优势将更加清晰。在全部附图中 相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示 出本专利技术的主旨。图1为现有技术的一种高压NMOS晶体管的结构示意图；图2为图1中高压NMOS晶体管的衬底电流曲线图；图3为图1中高压NMOS晶体管的输出特性曲线图；图4为实施例一中高压NMOS晶体管的结构示意图；图5为图4中高压NMOS晶体管的衬底电流曲线图；图6为图4中高压NMOS晶体管的输出特性曲线图7至图11为图4中高压NMOS晶体管制造方法的示意图；图12为另一实施例中高压NMOS晶体管的结构示意图；图13为实施例二中高压NMOS晶体管的结构示意图。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术 的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以 采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的 情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表 示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应 限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。正如
技术介绍
部分所述，图1所示的高压晶体管中，导通电阻和衬底电流较大，降 低了高压晶体管的电性优势，专利技术人研究发现，产生上述问题的本质原因在于，阈值调节注 入的过程中，在靠近漏端鸟嘴的N型阱区表面内进行了掺杂，由于注入了 P型杂质，此处的 N型杂质被P型杂质补偿，导致两个后果，一是漂移区电阻增大，于是增大了器件的导通电 阻，二是漏端场板附近产生强电场，引发高碰撞电离率，产生大衬底电流。如图2和图3所 示，输出曲线在Vgs较高时，准饱和特性明显，表明其导通电阻较大；当Vd增加到40V附近， 输出曲线明显上翘，这是由衬底电流引发的。而从衬底电流和漏端电流比较看，衬底电流只 比漏端电流小一量级，表明其衬底电流较大。基于此，本专利技术提出一种高压半导体器件，包括基底；形成于所述基底中的第一阱区和第二阱区；形成于所述第一阱区中的源区；形成于所述第二阱区中的漏区；覆盖于所述基底表面的场氧化层和栅氧化层；设置于所述源区和漏区之间、形成于所述场氧化层和栅氧化层上的栅极；形成于所述栅极下面的基底表面内的调节注入区，所述调节注入区距离漏端鸟嘴 为第一长度。实施例一以下结合附图详细说明本专利技术提供的高压半导体器件的实施例，本实施例中以高 压NMOS晶体管为示例。图4为本实施例中高压NMOS晶体管的结构示意图。如图所示，高压半导体器件包括基底100 ；形成于所述基底100中的第一阱区 101和第二阱区102 ；形成于所述第一阱区101中的源区103 ；形成于所述第二阱区102中的 漏区104 ；覆盖于所述基底100表面的场氧化层105和栅氧化层106 ；设置于所述源区103 和漏区104之间、形成于所述场氧化层105和栅氧化层106上的栅极107 ；栅极107两侧的 侧墙109 ；形成于所述栅极107下面的基底表面内的调节注入区108，所述调节注入区108 距离漏端鸟嘴A为第一长度D本文档来自技高网...

【技术保护点】
一种高压半导体器件，其特征在于，包括：基底；形成于所述基底中的第一阱区和第二阱区；形成于所述第一阱区中的源区；形成于所述第二阱区中的漏区；覆盖于所述基底表面的场氧化层和栅氧化层；设置于所述源区和漏区之间、形成于所述场氧化层和栅氧化层上的栅极；形成于所述栅极下面的基底表面内的调节注入区，所述调节注入区距离漏端鸟嘴为第一长度。

【技术特征摘要】

【专利技术属性】
技术研发人员：胡林辉，吴健，刘先锋，
申请(专利权)人：上海新进半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]