用于多个静电放电规范的互连检查和验证的方法技术

一种用于设计包括静电放电（ＥＳＤ）保护电路的半导体器件电路的方法可包括利用至少一个——例如两个或三个——ＥＳＤ测试模型，并将器件特征设计成使得它们能从两个或更多个ＥＳＤ测试模型的破坏中恢复的器件模拟。

【技术实现步骤摘要】

本专利技术涉及半导体器件设计领域，且更具体地涉及静电放电电路和半导体芯片。
技术介绍
已知半导体器件对因静电放电(ESD)引起的损坏敏感，因此通常包括ESD保护电 路。在正常操作期间，半导体器件在输入板上接收传送到器件电路的信号。在ESD事件期 间，ESD电流流过交流回路从输入板至ESD器件然后至供电轨，并且从供电轨至接地节点， 其中电流被消耗而没有对器件电路系统造成损坏。ESD保护电路通常被设计成根据所需保护的类型和层级来通过若干不同的ESD测 试模型(例如，ESD测试标准)之一。当前的ESD测试模型包括人体模型(HBM)、机器模型 (MM)、带电器件模型(CDM)、传输线脉冲(TLP)模型、极快传输线脉冲(VF-TLP)模型、人金属 模型(HMM)和电缆放电事件(CDE)等。半导体芯片需要通过这些ESD规范。期待半导体芯片通过一个以上这些ESD测试 规范并不稀奇。在设计要通过特定ESD模型的电路时考虑若干要素。—般而言，随着诸如导线或互连之类的器件特征的横截面积的增加，ESD保护增 加。用于该特征的材料也影响ESD保护，熔点越高且电阻越低的材料所提供的保护越好。与 能够用作散热片的一个或多个相邻结构的接近度也影响对抗ESD的稳健性，因为在存在可 用的散热片的情况下器件特征不会非常快地达到其熔点。类似地，周围电介质材料的吸热 特性也影响ESD稳健性，具有高传热特性的电介质在ESD事件期间更有效地从导电结构吸 收热，并且有助于使温度最低。物理尺寸和参数影响结构的ESD稳健性和发生失效的ESD层级。ESD电路中诸如 互连之类的导线宽度或晶体管栅极和至下层的触点尺寸通常被最小化，从而提供半导体芯 片表面上的最大器件密度。然而，ESD电路系统必需足够稳健以耐受指定的ESD事件。尽 管大多数器件电路的尺寸随着后续的器件换代而减小，ESD电路系统必需保持足够的大小 和稳健性来防止因ESD事件引起的损坏。在将半导体器件设计成使其通过一个ESD模型(例如，ESD规范)之后，能够测试 该器件以确保它符合其它所需规范。典型的ESD测试包括将特定电压和电流的电荷放置在 电容器上、并在特定的时间长度上使其放电到半导体器件。电压、电流和脉冲持续时间取决 于用于测试的ESD模型。此外，取决于器件操作期间ESD事件的预期强度和所需保护层级， 能够选择诸如2. 0千伏(kV)、4. 0kV、8. OkV等电压电平之类的各种模型值并供各种模型使 用。附图简述3包含在此说明书中且构成此说明书一部分的附图例示了本专利技术的实施例，而且与 说明书一起用来说明本专利技术的原理。在附图中附图说明图1是描绘在半导体器件电路的设计期间使用的方法的一个实施例的流程图；图2是描绘在半导体器件电路的设计期间使用的方法的另一个实施例的流程图；图3是可供在半导体器件电路的设计期间使用的方法的一个实施例使用的计算 机网络的示意图；以及图4是描绘用于利用多个ESD模型的ESD验证测试的分层方法的示图。应当注意到已经简化了附图的一些细节，并将这些附图绘制成便于理解本专利技术实 施例而不是保持严格的结构精度、细节和比例。实施例的描述现在将具体参考本专利技术的现有实施例(示例性实施例)，其示例在附图中示出。在 可能时，将在所有附图中使用相同的附图标记来指示相同或类似的部件。半导体器件制造的现有方法一般包括在一个特定层级上对一个特定的静电放电 (ESD)模型进行设计和测试。目前，设计规则和设计验证方法仅涉及一个ESD规范。然而， 在半导体芯片的鉴定中，期望执行多种不同的测试，且要求器件“通过”这些测试。另外，预 期在未来需要“分层可靠性”，其中要求设计系统基于ESD规范值——“层”或层级——来调 节ESD设计规则。对一个以上的ESD模型的设计和测试将有利于产生更可靠和更稳健的器件(例 如，半导体芯片)。在一个以上ESD模型下检查对ESD的可恢复性的验证方法将得到为一个 以上的ESD模型定制的更可靠器件，且仍具有最小化特征尺寸从而使器件密度最大化。这 一方法可避免规范层级以下的金属失效、实现与多个ESD标准的顺应性、避免功能器件失 效，并且避免影响模拟网络的电阻变化和潜在的金属失效。图1描绘示例性方法10，该方法包括特征——例如在信号板和ESD网络之间的金 属线——的一个或多个操作特性的设计检查和验证。本教示的各实施例可被实现为诸如 Cadence (Cadence设计系统公司，圣何塞，美国中部)、Knights Came lot (Magma 设计 自动化，圣何塞，美国中部)和Spice(SiS0ft，梅纳德，MA)的半导体器件设计软件程序以及 其它设计和观测环境的一部分。在第一步骤12中，选择至少一个——例如两个或三个——ESD模型以包括在设计 过程中。条件可包括例如利用人体模型(HBM)和机器模型(MM)的电路应对ESD可恢复的 规范。在该步骤中，图形单元界面(GUI)将允许设计多个不同ESD规范(例如ESD模型)。 这些ESD规范可包括HBM、匪、⑶Μ、HMM, TLP、VF-TLP以及其它模型。这些模型选择可取决 于例如客户规范和/或器件的最终用途以及与特定用途相关联的ESD事件的预期类型。在 该步骤中，GUI将指定供半导体组件的鉴定调用的特定模型。设计系统将验证所有的关键 互连、布线并选择器件大小以通过这些规范。在第二步骤14中，选择用于每个ESD模型的电压、电路和脉冲条件。在HBM或MM 模型的情况下，仅指定电压电平。在TLP模型的情况下，将指定脉冲宽度、上升时间和电流 大小。例如，可指定电路应能对于人体模型在4kV电压下的损坏、以及机器模型在800V的 损坏有恢复性。设计系统可在GUI中指定技术“分层”，其还将ESD规范归组。例如，可指定 分层1为将不同模型的特定范围组合成组或层。以此方式，可将设计参数指定成确保通过4该分层组中的所有规范。在第三步骤16中，标识可能易受到ESD损坏的电连接。例如，从输入信号板至ESD 网络的金属线可能受到ESD损坏。可将金属互连宽度限定成(对于给定的设计层级)足 够大以通过组或分层内的所有规范。在半导体设计中，通过工艺技术限定膜厚和材料。基 于给定的半导体工艺限定每个金属互连层级、通孔和触点。允许电路设计者改变互连线宽 度、互连线长度、方向和设计层级。设计系统将标识布线互连特征、该特征的一个或多个尺 寸，然后检查并验证对于该给定的膜厚和材料类型指定尺寸可能以某一概率指标符合ESD 规范和ESD值。在半导体工艺的开发者、卡或板开发者的情况下，开发者有权限定膜厚和材 料。在第四步骤18中，标识可被设计以检查、验证或改进对ESD损坏的可恢复性的特 征的要素。例如，对于技术开发者，标识金属线的横截面积、金属线的材料、用于改进导电性 的衬垫、围绕金属特征的绝缘材料等。对于其中仅物理尺寸(例如，设计宽度和长度)受到 控制的系统，可限定金属线的横截面积，然而金属线的材料、用于改进导电性的衬垫、围绕 金属特征的绝缘材料等被预定义并标识。设计系统针对设计层级(或设计层)和材料类型 进行设计，因为金属化的每个设计层级(或设计层)将具有不同的ESD稳健性。设计系统 沿ESD输入和ESD网络之间的路径获取设计层级的信息。在该过程中，路径本文档来自技高网...

【技术保护点】
一种计算机可读介质，包括：计算机可读存储设备，使计算机执行互连规范标准的验证的过程和方法，其中所述规范标准包括用于半导体器件电路的多个静电放电（ＥＳＤ）规范。

【技术特征摘要】
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【专利技术属性】
技术研发人员：SH沃德曼，
申请(专利权)人：英特赛尔美国股份有限公司，
类型：发明
国别省市：US