【技术实现步骤摘要】
本专利技术涉及碳化硅半导体装置。
技术介绍
1、通常，mosfet(metal oxide semiconductor field effect transistor：具备由金属-氧化膜-半导体的三层结构构成的绝缘栅的mos型场效应晶体管)在半导体基板内置体二极管。mosfet的体二极管是由p++型接触区和p型基区与n-型漂移区和n+型漏区的pn结形成的寄生的pin(p-intrinsic-n)二极管。
2、对使用碳化硅(sic)作为半导体材料的以往的碳化硅半导体装置的结构进行说明。图13是示出以往的碳化硅半导体装置的结构的截面图。图14是示出从半导体基板的正面侧观察以往的碳化硅半导体装置的一部分的布局的俯视图。在图13中示出图14的切断线aa-aa’处的截面结构。在图14中，为了明确p++型接触区106和p+型区121、122的布局，省略图示p型基区104和n+型源区105。
3、图13、14所示的以往的碳化硅半导体装置110是在由碳化硅构成的半导体基板130的正面(p-型外延层133侧的主面)侧具备沟槽栅结构的纵型sic-mosfet。半导体基板130是在由碳化硅构成的n+型起始基板131上使成为n-型漂移区102和p-型基区103的各外延层132、133依次外延生长而成的。n+型起始基板131为n+型漏区101。
4、n-型外延层132中的除了通过离子注入而形成于n-型外延层132的后述的p+型区121、122和n型电流扩散区123以外的部分为n-型漂移区102。p-型外延层133中的除
5、沟槽栅结构由p-型基区103、p型基区104、n+型源区105、p++型接触区106、栅极沟槽107、栅极绝缘膜108以及栅极109构成。在p++型接触区106、p-型基区103、p型基区104、后述的p+型区121、122与后述的n型电流扩散区123、n-型漂移区102、n+型漏区101之间的pn结134形成有sic-mosfet的体二极管120。
6、栅极沟槽107在与半导体基板130的正面平行的第一方向x上条状地延伸。在彼此相邻的栅极沟槽107之间(台面部)选择性地设置有p-型基区103、p型基区104、n+型源区105以及p++型接触区106。p-型基区103、p型基区104以及n+型源区105在栅极沟槽107的侧壁与栅极绝缘膜108相接，在第一方向x上以与栅极沟槽107相同的长度不间断地延伸。
7、p型基区104在距半导体基板130的正面比n+型源区105和p++型接触区106更靠n+型漏区101侧(半导体基板130的背面侧)且更深的位置，并且在比后述的p+型区122和后述的n型电流扩散区123更靠n+型源区105侧(半导体基板130的正面侧)且更浅的位置，与这些区域分离地设置。在p型基区104与这些区域之间介入有p-型基区103。
8、n+型源区105和p++型接触区106以与p-型基区103相接的方式分别选择性地设置在半导体基板130的正面与p-型基区103之间，在半导体基板130的正面与源极112欧姆接触。p++型接触区106与栅极沟槽107分离地设置，在与半导体基板130的正面平行的方向上与n+型源区105邻接。p++型接触区106在各台面部沿第一方向x以预定间距散布。
9、在p-型基区103与n-型漂移区102之间，在比栅极沟槽107的底面更靠n+型漏区101侧且更深的位置，分别选择性地设置有p+型区121、122以及n型电流扩散区123。n型电流扩散区123在n-型漂移区102、p-型基区103以及p+型区121、122之间以与这些区域相接的方式设置。n型电流扩散区123到达栅极沟槽107而与栅极绝缘膜108相接。
10、p+型区121、122在第一方向x上以与栅极沟槽107相同的长度直线状且不间断地延伸。p+型区121与p-型基区103分离地设置，在深度方向z上与栅极沟槽107的底面对置。p+型区域121在省略图示的部分处与源极112电连接。p+型区122以与p-型基区103相接且与栅极沟槽107和p+型区121分离的方式设置在彼此相邻的栅极沟槽107之间。
11、源极112在层间绝缘膜111的接触孔中在半导体基板130的正面与n+型源区105和p++型接触区106欧姆接触，并与n+型源区105、p++型接触区106、p-型基区103、p型基区104以及p+型区121、122电连接。漏极113设置于半导体基板130的背面(n+型起始基板131侧的主面)的整个面，并与n+型漏区101电连接。
12、在上述以往的碳化硅半导体装置110中，在通常动作时，相对于源极112而对漏极113施加正的电压(漏极-源极间被正向偏置)，p++型接触区106、p-型基区103、p型基区104、p+型区121、122与n型电流扩散区123、n-型漂移区102、n+型漏区101之间的pn结134被反向偏置。在该状态下，如果栅极电压小于栅极阈值电压，则sic-mosfet维持断开状态。
13、另一方面，如果在漏极-源极间被正向偏置的状态下施加栅极阈值电压以上的栅极电压，则在p-型基区103和p型基区104的沿着栅极沟槽107的侧壁的部分形成沟道(n型的反型层)。由此，流通有从n+型漏区101通过n-型漂移区102、n型电流扩散区123以及沟道而前往n+型源区105的漂移电流(空穴电流)ids，sic-mosfet(碳化硅半导体装置110)导通。
14、另外，在sic-mosfet的同步整流时的死区时间中、基于sic-mosfet的向负载侧的能量再生时，漏极-源极间被反向偏置。因此，p++型接触区106、p-型基区103、p型基区104、p+型区121、122与n型电流扩散区123、n-型漂移区102、n+型漏区101之间的pn结134被正向偏置，体二极管120导通，在体二极管120中流通有正向电流if。
15、作为以往的沟槽栅型sic-mosfet，提出了通过在深度方向上与n+型源区邻接地配置p+型区，从而防止n+型源区的下方的p+型区和p型基区的穿通而确保漏极-源极间的耐压的装置(例如，参照下述专利文献1)。在下述专利文献1中，公开了p型基区的杂质浓度为1.0×1016/cm3～1.0×1018/cm3，p+型区的杂质浓度为1.0×1018/cm3～1.0×1021/cm3。
16、现有技术文献
17、专利文献1：日本特开2009-283540号公报
技术实现思路
1、技术问题
2、然而，在上述以往的碳化硅半导体装置110(参照图13、14)中，如果体二极管120导通(正向通电)，则会引起导通电压von的增加、正向电压vf的增加等所谓的双极劣化(体二极管120引起的正向通电劣化本文档来自技高网...
【技术保护点】
1.一种碳化硅半导体装置，其特征在于，包括：
2.根据权利要求1所述的碳化硅半导体装置，其特征在于，
3.根据权利要求1所述的碳化硅半导体装置，其特征在于，
4.根据权利要求3所述的碳化硅半导体装置，其特征在于，
5.根据权利要求3所述的碳化硅半导体装置，其特征在于，
6.根据权利要求5所述的碳化硅半导体装置，其特征在于，
【技术特征摘要】
1.一种碳化硅半导体装置，其特征在于，包括：
2.根据权利要求1所述的碳化硅半导体装置，其特征在于，
3.根据权利要求1所述的碳化硅半导体装置，其特征在于，
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