一种半导体装置，包含：由第一导电型的碳化硅形成的基板、第一导电型的碳化硅形成的外延层、第二导电型的碳化硅形成的多个基区、第一导电型的碳化硅形成的多个源区、以第二导电型的碳化硅形成的多个基区接触区、分别与相邻的所述基区的对应的所述源区连接的多个栅极绝缘层、分别形成于多个所述栅极绝缘层上的多个栅电极层、分别位于多个所述基区上并横跨所述源区与所述基区接触区的多个源电极层、形成于基板的漏电极层，及于俯视时，阻抗层形成于外延层表面，且位于源电极层及错位缺陷的区域之间，阻抗层的形成区域至少包括源区、基区接触区，及源电极层的重叠区域。借此，可提供一种能确保可靠性的半导体装置，及所述半导体装置的制造方法。的制造方法。的制造方法。
【技术实现步骤摘要】
半导体装置及其制造方法
[0001]本公开涉及一种半导体装置及其制造方法。
技术介绍
[0002]在半导体装置中，在基材有错位缺陷的情况下，根据错位的种类，在电流流通时积层缺陷会被扩大。现有技术已公开防止错位扩大的技术，例如专利文献1(日本特开2007
‑
318031)示例一种半导体装置的制造方法。根据所述制造方法，借由去除有错位缺陷的区域的栅电极层，得以抑制错位缺陷对半导体装置的影响。
技术实现思路
[0003][专利技术欲解决之课题][0004]在基材的源电极与外延接触的地方有错位缺陷的情况下，错位缺陷在半导体装置的长期动作时，或高温环境下会成长伸长，譬如突破PN界面，造成可靠性失效的问题。然而，在如专利文献1去除有错位缺陷的区域的情况下，半导体装置的电场分布会大幅地变化。因此，将导致半导体装置的耐压性的劣化与阈值电压的改变，很难确保半导体装置的可靠性。
[0005]本公开为解决上述问题，目的在于提供一种能确保可靠性的半导体装置，及所述半导体装置的制造方法。
[0006][用以解决课题的手段][0007]本公开的半导体装置，包含：
[0008]基板，由第一导电型的碳化硅形成；
[0009]外延层，位于所述基板的第一面，且以掺杂浓度比所述基板还低的第一导电型的碳化硅形成，并且包括错位缺陷；
[0010]多个基区，位于所述外延层上，并以第二导电型的碳化硅形成；
[0011]多个源区，分别设置在多个所述基区内，且分别由掺杂浓度比所述外延层还高的第一导电型的碳化硅形成；
[0012]多个基区接触区，分别设置在多个所述基区内且与所述基区相接触，并被所述源区包围，且分别由掺杂浓度比所述基区还高的第二导电型的碳化硅形成；
[0013]多个栅极绝缘层，设置于相邻的所述基区之间的所述外延层上，且每一所述栅极绝缘层的两端分别延伸覆盖对应之部分源区；
[0014]多个栅电极层，分别形成于多个所述栅极绝缘层上；
[0015]源电极层，分别位于多个所述基区上，并横跨所述源区与所述基区接触区；
[0016]漏电极层，形成于所述基板的第二面；及
[0017]阻抗层，于俯视时，所述阻抗层形成于所述外延层表面，且位于所述源电极层及所述错位缺陷的区域之间，所述阻抗层的形成区域至少包括所述源区、所述基区接触区，及所述源电极层的重叠区域。
[0018]本公开的一种形态，所述阻抗层位于所述源区与所述基区接触区的正上方，并且
位于所述源电极层的正下方。
[0019]本公开的一种形态，所述阻抗层形成于所述源电极层的正上方。
[0020]本公开的一种形态，于俯视时，所述阻抗层被配置为使流过所述外延层中有错位缺陷的区域的电流值，是流过没有错位缺陷的区域的电流值的百万分之一以上且十分之一以下。
[0021]本公开的一种形态，所述阻抗层的电阻率是10Ωcm以上且100000Ωcm以下。
[0022]本公开的一种形态，所述阻抗层的面积比所述源电极层的面积还大。
[0023]本公开的半导体装置的制造方法，包含：
[0024]外延层的形成步骤：在以第一导电型的碳化硅形成的基板的第一面，形成掺杂浓度比所述基板还低的第一导电型的碳化硅的外延层；
[0025]错位缺陷检测步骤：检测所述外延层的错位缺陷；
[0026]基区形成步骤：在所述外延层上以第二导电型的碳化硅形成多个基区；
[0027]源区形成步骤：分别在多个所述基区上，以掺杂浓度比所述外延层还高的第一导电型的碳化硅分别形成多个源区；
[0028]基区接触区形成步骤：分别在多个所述基区上，以掺杂浓度比所述基区还高的第二导电型的碳化硅，分别形成被所述源区包围的多个基区接触区；
[0029]栅极绝缘层形成步骤：形成分别连接相邻的所述基区的对应的所述源区的多个栅极绝缘层；
[0030]栅电极层形成步骤：分别在多个所述栅极绝缘层上形成多个栅电极层；
[0031]源电极层形成步骤：分别在多个所述基区上分别形成横跨所述源区与所述基区接触区的多个源电极层；及
[0032]漏电极层形成步骤：在所述基板的第二面形成漏电极层；
[0033]所述源电极层形成步骤还包括阻抗层形成步骤：于俯视时，在计划设置所述源电极层的所述外延层表面，如检测有所述错位缺陷，则形成所述阻抗层，所述阻抗层的形成区域至少包括所述源区、所述基区接触区，及所述源电极层的重叠区域。
[0034]本公开的一种形态，所述阻抗层形成步骤中，所述阻抗层形成在所述源区与所述基区接触区的正上方，且所述源电极层的正下方。
[0035]本公开的一种形态，所述阻抗层形成步骤中，所述阻抗层形成在所述源电极层的正上方。
[0036]本公开的一种形态，所述阻抗层形成步骤中，于俯视时，形成的所述阻抗层让流过所述外延层中有错位缺陷的区域的电流值，是流过没有错位缺陷的区域的电流值的百万分之一以上且十分之一以下。
[0037]本公开的一种形态，所述阻抗层形成步骤中，形成的所述阻抗层的电阻率是10Ωcm以上且100000Ωcm以下。
[0038]本公开的一种形态，所述阻抗层形成步骤中，形成的所述阻抗层的面积比所述源电极层的面积还大。
[0039]专利技术效果
[0040]根据本公开，可提供一种能确保可靠性的半导体装置，及所述半导体装置的制造方法。
附图说明
[0041]图1是第一实施例的半导体装置的不完整的侧视剖视图。
[0042]图2是所述第一实施例的半导体装置的不完整的俯视图。
[0043]图3是说明所述第一实施例的半导体装置的制造方法的流程图。
[0044]图4是说明所述第一实施例的半导体装置的正向电流的示意图。
[0045]图5是说明所述第一实施例的半导体装置的体二极管的电流的示意图。
[0046]图6是第二实施例的半导体装置的不完整的侧视剖视图。
[0047]图7是第三实施例的半导体装置的不完整的侧视剖视图。
[0048]图8是第四实施例的半导体装置的不完整的侧视剖视图。
[0049]图9是第五实施例的半导体装置的不完整的侧视剖视图。
[0050]图10是第六实施例的半导体装置的不完整的侧视剖视图。
[0051]图11是第七实施例的半导体装置的不完整的侧视剖视图。
具体实施方式
[0052]以下将根据附图说明本专利技术的具体实施态样。需注意的是，各图中相同或相当的部分使用相同的标记。所述相同或相当的部分会适当地简化或省略重复的说明。
[0053](第一实施例)
[0054]图1是第一实施例的半导体装置1的不完整的侧视剖视图。
[0055]在图1中，所述半导体装置1为碳化硅的晶体管(MOSFET)。所述半导体装置1包含基板2、外延层3、多个基区4、多个源区5、多个基区接触区6、多个栅极绝缘层7、本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体装置，其特征在于包含：基板，由第一导电型的碳化硅形成；外延层，位于所述基板的第一面，且以掺杂浓度比所述基板还低的第一导电型的碳化硅形成，并且包括错位缺陷；多个基区，位于所述外延层上，并以第二导电型的碳化硅形成；多个源区，分别设置在多个所述基区内，且分别由掺杂浓度比所述外延层还高的第一导电型的碳化硅形成；多个基区接触区，分别设置在多个所述基区内且与所述基区相接触，并被所述源区包围，且分别由掺杂浓度比所述基区还高的第二导电型的碳化硅形成；多个栅极绝缘层，设置于相邻的所述基区之间的所述外延层上，且每一所述栅极绝缘层的两端分别延伸覆盖对应之部分源区；多个栅电极层，分别形成于多个所述栅极绝缘层上；源电极层，分别位于多个所述基区上，并横跨所述源区与所述基区接触区；漏电极层，形成于所述基板的第二面；及阻抗层，于俯视时，所述阻抗层形成于所述外延层表面，且位于所述源电极层及所述错位缺陷的区域之间，所述阻抗层的形成区域至少包括所述源区、所述基区接触区，及所述源电极层的重叠区域。2.根据权利要求1所述的半导体装置，其特征在于：所述阻抗层位于所述源区与所述基区接触区的正上方，并且位于所述源电极层的正下方。3.根据权利要求1所述的半导体装置，其特征在于：所述阻抗层形成于所述源电极层的正上方。4.根据权利要求1至3中任一权利要求所述的半导体装置，其特征在于：于俯视时，所述阻抗层被配置为使流过所述外延层中有错位缺陷的区域的电流值，是流过没有错位缺陷的区域的电流值的百万分之一以上且十分之一以下。5.根据权利要求1至3中任一权利要求所述的半导体装置，其特征在于：所述阻抗层的电阻率是10Ωcm以上且100000Ωcm以下。6.根据权利要求1至3中任一权利要求所述的半导体装置，其特征在于：所述阻抗层的面积比所述源电极层的面积还大。7.一种半导体装置的制造方法，包含：外延层的形成步骤：在以第一导电型的碳化硅形成的基板的第一面，形成掺杂浓度比所述基板还低的第一导电型的碳化硅的外延层；错位缺陷...
【专利技术属性】
技术研发人员：绫淳，中村浩，
申请(专利权)人：三安日本科技株式会社，
类型：发明
国别省市：
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