一种半导体装置，包括一栅极堆叠，具有一金属栅极层。半导体装置也包括侧壁间隔件，设置于栅极堆叠的两相对侧壁上。半导体装置还包括一U型硬式掩模层，设置于侧壁间隔件上及栅极堆叠上。U型硬式掩模层的顶部的第一宽度大于U型硬式掩模层的底部的一第二宽度。于U型硬式掩模层的底部的一第二宽度。于U型硬式掩模层的底部的一第二宽度。
【技术实现步骤摘要】
半导体装置
[0001]本技术涉及一种半导体技术，尤其涉及一种半导体装置。
技术介绍
[0002]电子行业对更小及更快的电子装置的需求不断增加，同时能够支持更多日益复杂及精密的功能。因此，半导体行业具有一持续性趋势，以制造低成本、高效能及低功率的集成电路(IC)。到目前为止，这些目标在很大程度上是通过微缩半导体集成电路(IC)尺寸(如，最小特征部件尺寸)，进而实现提高生产效率及降低相关成本来。然而，上述微缩也给半导体制造工艺带来了更大的复杂性。因此，要实现半导体集成电路(IC)及装置的持续进步，需要在半导体制造工艺及技术上取得类似的进展。
[0003]近来，已导入多栅极装置，以致力通过增加栅极与通道的耦合来改善栅极的控制，降低截止态(OFF
‑
state)电流，并降低短通道效应(short
‑
channel effect,SCE)。鳍部场效晶体管(in field
‑
effect transistor,FinFET)就是其中一种已导入的多栅极装置。鳍部场效晶体管(鳍部场效晶体管(FinFET))的名字来自于从其形成的基底上延伸出来的类似鳍部的结构，此结构用来形成场效晶体管(FET)通道。鳍部场效晶体管(FinFET)与传统的互补式金属氧化物半导体(complementary metal
‑
oxide
‑
semiconductor,CMOS)制造工艺相容，其三维结构使其能够积极地进行微缩，同时保持栅极控制并减轻短通道效应(SCE)。然而，即使导入入了鳍部场效晶体管(FinFET)，积极缩小集成电路(IC)尺寸也会导致鳍部场效晶体管(FinFET)栅极及鳍部场效晶体管(FinFET)源极/漏极区或源极/漏极接点之间的漏电流及/或短路增加，以及其他问题，因而导致装置效能下降。因此，现有的技术在各方面都并未完全令人满意的。
技术实现思路
[0004]本技术的目的在于提出一种半导体装置，以解决上述至少一个问题。
[0005]在一些实施例中，提供一种半导体装置，包括：包括一栅极堆叠，具有一金属栅极层；多个侧壁间隔件层，设置于栅极堆叠的两相对侧壁上；以及一U型硬式掩模层，设置于侧壁间隔件层上及栅极堆叠上，其中U型硬式掩模层的顶部的第一宽度大于U型硬式掩模层的底部的一第二宽度。
[0006]根据本实用新其中的一个实施方式，一源极/漏极接点，相邻于该栅极堆叠；以及一金属栅极介层连接，穿透该U型硬式掩模层而接触该金属栅极层。
[0007]根据本实用新其中的一个实施方式，该U型硬式掩模层具有发散侧边。
[0008]根据本实用新其中的一个实施方式，还包括一胶层，位于该金属栅极层与该U型硬式掩模层之间。
[0009]根据本实用新其中的一个实施方式，还包括一金属栅极介层连接，穿透该U型硬式掩模层而接触该胶层。
[0010]根据本实用新其中的一个实施方式，还包括一源极/漏极接点，相邻于该栅极堆
叠，其中该源极/漏极接点通过多个所述侧壁间隔件与该胶层隔开。
[0011]根据本实用新其中的一个实施方式，多个所述侧壁间隔件与该U型硬式掩模层接触。
[0012]根据本实用新其中的一个实施方式，还包括一源极/漏极接点，相邻于该栅极堆叠，其中该源极/漏极接点通过多个所述侧壁间隔件与该U型硬式掩模层隔开。
[0013]在一些实施例中，提供一种半导体装置，包括：一栅极堆叠，具有一金属栅极层；一第一侧壁间隔件层，沿第一侧壁间隔件层的一第一表面设置于该栅极堆叠的一侧壁上；一第二侧壁间隔件层沿该第一侧壁间隔件层中与该第一表面相对的一第二表面设置，其中该第二侧壁间隔件层的高度大于该第一侧壁间隔件层的高度；以及一硬式掩模层，设置于该第一侧壁间隔件层、第二侧壁间隔件层及该栅极堆叠上，其中该硬式掩模层具有渐细侧壁，且该硬式掩模层的一顶部的一第一宽度大于该硬式掩模层的一底部的一第二宽度。
[0014]根据本实用新其中的一个实施方式，还包括：一胶层，位于该金属栅极层与该硬式掩模层之间；一源极/漏极接点，相邻于该栅极堆叠；以及一金属栅极介层连接，穿透该硬式掩模层而接触该胶层。
附图说明
[0015]图1示出根据本技术的一或多个型态的鳍部场效晶体管(FinFET)装置实施例的立体示意图；
[0016]图2示出根据一些实施例的半导体装置的制造方法流程图；
[0017]图3、图4、图5、图6、图7及图8提供沿实质上平行于由图1的截面AA
’
定义的平面的剖面示意图，此截面为根据图2的方法的一或多个步骤所制造的示例性装置；
[0018]图9示出根据一些实施例的大致上对应于图5的装置的示例性实际、原制造的装置轮廓图像；以及
[0019]图10示出根据一些实施例的大致上对应于图8的装置的示例性实际、原制造的装置轮廓图像。
[0020]附图标记如下：
[0021]100:鳍部场效晶体管(FinFET)装置
[0022]102:基底
[0023]104:鳍部(元件)
[0024]105,107,312:源极/漏极区
[0025]106:隔离区
[0026]108:栅极结构
[0027]110:栅极介电层
[0028]112,306,702,804:金属层
[0029]200:方法
[0030]202,204,206,208,210,212,214:步骤区块
[0031]300:装置
[0032]302:鳍部
[0033]303:界面层
[0034]305:高K值介电层
[0035]308,310:(侧壁)间隔件层
[0036]318:层间介电(ILD)层
[0037]318A:残留层
[0038]319:硬式掩模层
[0039]320:开口
[0040]502,904:渐细侧壁
[0041]602:自对准接点硬式掩模(SAC HM)层
[0042]604:胶层
[0043]705:圆化角落
[0044]802:金属栅极介层连接
[0045]900,1000:轮廓图像
[0046]902,1002:栅极结构
[0047]D,D1,D2:距离
[0048]W1,W2,W3,W4,W5,W6,W7,W8,W9:宽度
[0049]θ:角度
具体实施方式
[0050]以下的公开内容提供许多不同的实施例或范例，以实施本专利技术的不同特征部件。而以下的公开内容为叙述各个部件及其排列方式的特定范例，以求简化本技术实施例内容。当然，这些仅为范例说明并非用以定义本专利技术。举例来说，若为以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件为直接接触的实施本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体装置，其特征在于，包括：一栅极堆叠，具有一金属栅极层；多个侧壁间隔件层，设置于该栅极堆叠的两相对侧壁上；以及一U型硬式掩模层，设置于多个所述侧壁间隔件层上及该栅极堆叠上，其中该U型硬式掩模层的一顶部的一第一宽度大于该U型硬式掩模层的一底部的一第二宽度。2.如权利要求1所述的半导体装置，其特征在于，还包括：一源极/漏极接点，相邻于该栅极堆叠；以及一金属栅极介层连接，穿透该U型硬式掩模层而接触该金属栅极层。3.如权利要求1或2所述的半导体装置，其特征在于，该U型硬式掩模层具有发散侧边。4.如权利要求1或2所述的半导体装置，其特征在于，还包括一胶层，位于该金属栅极层与该U型硬式掩模层之间。5.如权利要求4所述的半导体装置，其特征在于，还包括一金属栅极介层连接，穿透该U型硬式掩模层而接触该胶层。6.如权利要求4所述的半导体装置，其特征在于，还包括一源极/漏极接点，相邻于该栅极堆叠，其中该源极/漏极接点通过多个所述侧壁间隔件与该胶层隔开。7.如权利要求1或2所述的...
【专利技术属性】
技术研发人员：吕志伦，杨鈤笙，潘承纬，廖志腾，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：新型
国别省市：
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