用于ＰＣＢ的布线方法及ＰＣＢ技术

本发明专利技术公开了一种用于ＰＣＢ的布线方法及ＰＣＢ，在上述方法中，确定ＰＣＢ上选通信号相对于时钟信号的走线延时；设置ＰＣＢ的选通信号的布线与ＰＣＢ的时钟信号的布线，使布线的长度差对应于走线延时。通过本发明专利技术提供的技术方案，可以在ＰＣＢ上有相对宽松的布线空间，同时保证接收端以正确的时序接收数据信号。

【技术实现步骤摘要】

本方法涉及印刷电路板领域，特别涉及用于PCB的布线方法及PCB。
技术介绍
随着系统设计复杂性和集成度的大规模提高，总线的工作频率也已经达到或者超 过50MHz，有的甚至超过100MHz。目前，约50%的设计的时钟频率超过50MHz，将近20%的 设计主频超过120MHz。当系统工作在50MHz时，将产生传输线效应和信号完整性问题，而当 系统时钟达到120MHz时，除非使用高速电路设计知识，否则基于传统方法设计的PCB将无 法工作，因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段。通常认为如果数字逻辑电路的频率达到或者超过45MHz-50MHz，而且工作在这个 频率之上的电路已经占到了整个电子系统一定的分量(比如说1/3)，就成为高速电路。实 际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿(或 称信号的跳变)引发了信号传输的非预期结果，因此，通常约定如果传输线传播延时大于 1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应。PCB板上 走线的长度会影响信号的有效传输，过长的PCB走线导致的延时会影响接收端的时序。现有技术对PCB布线通常采用如下两种方法1、对时钟信号和选通信号布线严格 等长。2、PCB上时钟信号和选通信号的布线差值小于500英寸。经过对PCB走线的实际验证， 只要同时满足驱动端和接收端时钟信号和选通信号的延时的要求，是允许将PCB上时钟信 号和选通信号的延时控制在一定的范围之内的。因此，无论采用上述哪种现有的PCB布线 方法，都只是从驱动端和接收端的电路设计出发，通过控制时钟信号和选通信号之间的关 系保证接收端的时序，却忽略了 PCB走线上的延时对控制时钟信号和选通信号的影响。综上分析，现有的PCB布线方法存在设置PCB上选通信号和时钟信号走线长度之 差不精确的问题，并且现有技术中对PCB布线的严格约束在布线空间比较紧张的情况下难 以实现。
技术实现思路
本专利技术的主要目的在于提供一种用于PCB的布线方法及PCB，以解决现有的PCB布 线方法存在设置PCB上选通信号和时钟信号走线长度之差不精确的问题。根据本专利技术的一个方面，提供了一种用于PCB的布线方法，包括确定PCB上选通 信号相对于时钟信号的走线延时；设置PCB的选通信号的布线与PCB的时钟信号的布线，使 布线的长度差对应于走线延时。进一步地，确定PCB上选通信号相对于时钟信号的走线延时包括获取第一延时， 其中，第一延时为驱动端上选通信号相对于时钟信号的时间偏移量；确定第二延时，其中， 第二延时为接收端上选通信号相对于时钟信号的时间偏移量；根据第一延时和第二延时的 差值确定PCB上选通信号相对于时钟信号的走线延时。进一步地，获取第一延时包括获取驱动端的选通信号相对于时钟信号的延时参数作为第一延时。进一步地，确定第二延时包括根据接收端的选通信号的建立时间确定第三延时；根据接收端的选通信号的保持时间确定第四延时；获取接收端上选通信号相对于写入命令 的延时参数作为第五延时；选择第三延时、第四延时以及第五延时的最小值作为第二延时。进一步地，根据接收端的选通信号的建立时间确定第三延时包括根据以下规则 确定第三延时TSKEW1 = T-Tw-Tdss，其中，Tskewi为第三延时，T为时钟信号的一个时钟周期，Tw 为选通信号一个脉宽对应的时间偏移，Tdss为接收端的选通信号的建立时间。进一步地，上述Tdss最小为0. 2个所述时钟周期。进一步地，根据接收端的选通信号的保持时间确定第四延时包括根据以下规则 确定第四延时TSKEW2 = Tw-Tdsh，其中，Tskew2为第四延时，Tw为选通信号一个脉宽对应的时间 偏移，Tdsh为接收端的选通信号的保持时间。进一步地，上述Tdsh最小为0. 2个时钟周期。根据本专利技术的另一方面，提供了一种PCB，包括选通信号的布线与时钟信号的布 线，布线的长度差对应于PCB上选通信号相对于时钟信号的走线延时。进一步地，PCB上选通信号相对于时钟信号的走线延时由驱动端上选通信号相对 于时钟信号的时间偏移量以及接收端上选通信号相对于时钟信号的时间偏移量的差值确定。通过本专利技术，采用确定时钟信号与选通信号在PCB上走线延时的方法，设置PCB上 时钟信号和选通信号之间走线长度之差，解决了现有的PCB布线方法存在设置PCB上选通 信号和时钟信号走线长度之差不精确的问题，进而保证在PCB上有相对宽松的布线空间的 前提下，接收端能够以正确的时序接收数据信号。附图说明此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，本发 明的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中图1是根据本专利技术实施例的源同步时钟系统的结构示意图；图2是根据本专利技术实施例的用于PCB的布线方法的流程图；图3是根据本专利技术实施例的确定PCB上选通信号相对于时钟信号的走线延时的流 程图；图4是根据本专利技术实施例的源同步系统时序建立示意图；图5是根据本专利技术实施例的接收端选通信号时序图；图6是根据本专利技术实施例的DDR接收端系统时序图；图7是根据本专利技术优选实施例的确定PCB走线延时的流程图。具体实施例方式下文中将参考附图并结合实施例来详细说明本专利技术。需要说明的是，在不冲突的 情况下，本申请中的实施例及实施例中的特征可以相互组合。本专利技术实施例适用于PCB的高速并行总线的布线方法，特别适用于源同步时钟系 统的PCB布线阶段，处理时钟信号与选通信号的走线长度差值，例如，确定PCB的接收端为双倍速率同步动态随机存储器(Double Data Rate SDRAM，简称DDR)后，根据DDR的时钟频 率和延时特点，确定PCB上时钟信号与选通信号的走线长度差值。图1是根据本专利技术实施例的源同步时钟系统的结构示意图。如图1所示，驱动端 (驱动芯片)在发送数据信号的同时也产生了选通信号(Strobe)，接收端(例如DDR)根据 时钟信号给出的写入命令有效接收选通信号DQS，并且接收端的触发器由该选通信号脉冲 控制数据的读取。根据本专利技术实施例，首先提供了一种用于PCB的布线方法，图2是根据本专利技术实施 例的用于PCB的布线方法的流程图，如图2所示，该方法包括步骤S202，确定PCB上选通信号相对于时钟信号的走线延时； 步骤S204，设置PCB的选通信号的布线与PCB的时钟信号的布线，使布线的长度差 对应于该走线延时。源同步时钟系统中，驱动芯片在发送数据信号的同时产生选通信号，而接收端的 触发器由该选通信号控制数据的读取数据信号和源同步时钟信号是同步传输的。因此，如 果发送端的时序是正确的，只要保证这两个信号的飞行时间完全一致，那么在接收端也能 得到完全正确的时序。整个系统在时序上的稳定性完全体现在数据和选通信号的匹配程度 上，包括传输延迟的匹配，器件性能的匹配等等，只要两者条件完全相同，就可以保证系统 的时序绝对正确。现有方法对时钟信号和选通信号延时的研究，主要通过控制驱动端及接收端的电 路的时钟信号和选通信号之间的延时，保证接收端的数据接收的正确时序，但是在设计上 PCB上，忽略了时钟信号和选通信号的延时允许范围，只是严格遵循手册规定，或者时钟信 号和选通信号的线路设计走等长，或本文档来自技高网...

【技术保护点】
一种用于ＰＣＢ的布线方法，其特征在于，包括：确定ＰＣＢ上选通信号相对于时钟信号的走线延时；设置所述ＰＣＢ的选通信号的布线与所述ＰＣＢ的时钟信号的布线，使所述布线的长度差对应于所述走线延时。

【技术特征摘要】

【专利技术属性】
技术研发人员：卢娴，吴凯，易毕，
申请(专利权)人：中兴通讯股份有限公司，
类型：发明
国别省市：94[中国|深圳]