基于时序余因子的网表分析的方法和系统技术方案

本发明专利技术涉及一种基于时序余因子的网表分析的方法和系统。提供了用于在相对于检验结果保持设计行为的同时缩减集成电路的设计大小的方法、系统和计算机产品。在被分析的门处插入多路复用器，并且控制多路复用器选择器以在被分析的点处提供时间为一个帧的预定输出。然后判定在应用所述预定输出期间电路是否保持等效，以便决定所述被分析的门是否是替换候选者。

【技术实现步骤摘要】

本专利技术涉及状态机的数字电路设计，更具体地说，涉及提高数字电路设计效率的 系统、方法和计算机产品。
技术介绍
可以使用状态方程和状态变量建立带有存储元件的电路的模型以描述系统的行 为和状态。系统的一组完整状态变量外加定义状态间转变的逻辑通常包含足以计算系统的 未来行为的与系统历史有关的信息。简化模型来减少状态变量数，或简化定义状态转变的 逻辑可降低分析模型(例如，以确保它符合给定规范)的计算成本。综合和检验状态变量模型需要大量计算资源。缩减设计大小的过程有利于降低计 算要求，因而增强了逻辑综合和检验能力。需要一种在相对于检验结果保持设计行为的同 时缩减设计大小的自动化的方法。
技术实现思路
此处披露的实施例通过提供用于评估特定门对时序设计行为的影响的框架而解 决了上述需求。该框架包括时序余因子分解(sequentialcofactoring)方法，即按照特定 时间步切换门值的电路引入方法。该框架归纳了组合切换分析，后者可用于诸如评估可观 测性无关状况(“observability don't care condition”，即可在其下去除门的状况)之 类的应用，以便增强综合或检验。该归纳使得高效的框架能够执行较组合分析更为强大的 基于时序分析的缩减。此外，披露了从此特定时序归纳建模与方法(其跨所有时间帧进行 余因子分解)受益的若干不同应用。所述方法通过向设计添加电路或操纵设计电路来实 现，因而适用于使用诸如逻辑仿真器或形式检验算法之类的逻辑评估框架进行分析，以及 使用诸如逻辑仿真器/加速器甚至制造芯片之类的基于硬件的框架进行分析。此处披露的各种实施例提供了用于时序电路网表的基于时序余因子的电路设计 的系统、计算机产品和方法。选择时序电路的任意门以便进行分析，然后配置所述时序电路 网表以将所述任意门连接到多路复用器。还配置所述时序电路网表以将选择器控制电路连 接到所述任意门的选择器输入端。响应于检测到施加于所述选择器输入端的ctime信号， 将多路复用器输出端设置为更改任意门输出，并且判定在将所述多路复用器输出端设置为 更改任意门输出的时间期间所述时序电路的行为是否保持等效。附图说明结合在说明书中并构成其一部分的附图示出了本专利技术的各种实施例。所述附图与 总体说明共同解释了本专利技术的原理，这些附图是图IA示出了正余因子分解和负余因子分解的输入和输出；图IB示出了基于ODC的网表分析的输入和输出；图2A-B示出了用于时序正余因子分解和负余因子分解的电路；图3是示出根据本专利技术的各种实施例的时序正余因子分解和负余因子分解的方 法的流程图；图4A-B示出了用于时序ODC网表分析的电路；图5是示出根据本专利技术的各种实施例的基于时序反相的ODC网表分析的方法的流 程图；以及图6示出了适于实现和实施各种示例性实施例的计算机系统600。 具体实施例方式一种执行电路设计缩减的技术是基于可观测性无关的分析。此类分析识别在其下 门值不影响电路的总体行为的状况，从而产生可简化设计的灵活性。此类技术的工作方式 为使特定门的值反相并列举原始门和修改后的门计值结果相同的状况。备选的检验范例依 赖于余因子分解，也就是说，使用常量0和1替代设计的门以降低检验复杂性或列举该门对 电路的其余部分的影响。这两种分析通常被限制为在组合电路上工作。本披露通过时序余 因子分解修改用于检验和综合的组合余因子分解以用于状态机的数字电路设计中，并且另 外还列举若干应用以利用这些新技术的益处。而且，这种时序余因子分解解决方案单纯地 根据逻辑电路实现，这允许其用在诸如逻辑仿真器、FPGA及硬件加速器、形式推理算法、甚 至半导体器件之类的各种基于电路的分析框架中。图IA示出了正余因子分解和负余因子分解的输入和输出。该实例示出了具有四 个输入il. . 4和四个输出Ol. . 04的任意设计。通常，被分析的设计可具有任意数量的输 入和输出(图1B、图2A-2B和图4A-4B的设计也可以是如此)。基于余因子的分析在检验 方面具有各种传统应用。例如，给定组合网表，如果对任意门执行正余因子分解，然后对任 意门执行负余因子分解，则可以通过首先分析该网表的行为将基于余因子的分析用作情况 分割过程。可在余因子分解后的电路上执行的分析类型的实例是可满足性检查，其中可能 希望评估该网表中的特定门是否可计值为给定值(例如1)。余因子分解简化了网表表示， 使得在余因子分解后的网表上执行的分析在计算资源上显著减小，因为可满足性检查通常 相对于网表大小需要呈指数的运行时间。图IA示出了网表余因子分解中涉及的输入和输 出。该图示出了具有四个输入il. . i4的原始网表N，然后对输入Ii执行正负余因子分解。图IB示出了基于可观测性无关(ODC)的网表分析(与余因子形式的分析类似的 另一传统应用)的输入和输出。ODC指特定门的值不影响整个网表的行为的状况，这是由 于其被其他门的其他值所屏蔽。例如，给定包括具有输入gatel和gate2的“与”门的小型 网表，针对gatel的ODC状况是gate2计值为0的状况。在这种情况下，无论gatel的值为 何，“与”门均计值为0。ODC可用于优化电路以实现增强的综合或检验，例如，如果电路具 有与gatel等同的gate3(除了 gate2 = 0的状态以外)，则可以合并gatel和gate3以便 在不更改总体网表行为的情况下缩减网表大小。执行ODC分析通常需要分析网表的两个副 本，一个是原始网表，另一个是这样的网表其中正在评估其ODC状况的门在其输出处被置 入反相器(如图IB所示)。在其下网表输出相同的任意门状况代表相对于被分析的门的 ODC空间。图IB示出了相对于门gl的网表N的ODC表示。图2A-B示出了任意门il的时序正余因子分解和负余因子分解的电路，这是本披 露的一个方面。时序余因子分解归纳了组合余因子。但是，时序余因子使用多路复用器201和被设计为在一个时间帧内控制多路复用器的电路205替代任意门il，而不是仅仅使用常 量替代该任意门。图2A-B中的虚线仅指示被设计为在检测到ctime = 1首次出现时仅在 一个时间帧内计值为1的电路205的一种实施方式。应指出的是，图2A-B(和图4A-B)中 所示的电路可位于全部在单个芯片上的电路设计内，或等价地与正好适用于所需应用的被 分析的电路的任何表示位于一起，例如，在现场可编程门阵列(FPGA)或用于硬件加速的其 他可重新配置硬件模块内。在某些实施方式中，有些输入il_i4和输出ol-o4不必是芯片 输入或输出。这些输入和输出可只是连接到网表中的其他电路。在其他实施方式中，一个 或多个所述输入和输出在某些情况中可以为芯片输入/输出。进一步地，在某些实施方式 中，网表输入或输出的数量可大得多。在图2A-B中所示的实施例中，由只在一个任意时间帧内计值为1的门(电路205) 来选择多路复用器的选择器S。当选择器s计值为1时，在多路复用器的输出处驱动常量。 所述常量在图2A中等于1，在图2B中等于0。在除ctime = 1的首次断言以外的其他时间 帧处，在多路复用器201的输出处驱动任意门。在至少一个实施例中，输入变量“ctime”是 当余因子值将被驱动到il上(在其首次断言为1期间)时被引入以便本文档来自技高网...

【技术保护点】
一种用于时序电路网表的基于时序余因子的电路设计的方法，所述方法包括：选择时序电路的任意门以便进行分析；配置所述时序电路网表以将所述任意门连接到多路复用器；配置所述时序电路网表以将选择器控制电路连接到所述任意门的选择器输入端；检测施加到所述选择器输入端的ｃｔｉｍｅ信号；响应于所述ｃｔｉｍｅ信号，将多路复用器输出端设置为更改任意门输出；以及判定在将所述多路复用器输出端设置为更改任意门输出的时间期间所述时序电路的行为是否保持等效。

【技术特征摘要】
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【专利技术属性】
技术研发人员：JR鲍姆加特纳，RL坎茨尔曼，H莫尼，V帕鲁蒂，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]