应用于近/亚阈值数字电路的统计静态时序分析方法技术

本发明专利技术公开了一种应用于近/亚阈值数字电路的统计静态时序分析方法，包括：降低标准单元库的工作电压至阈值电压附近，对近/亚阈值标准单元库进行功能仿真与特征化建模；采用概率延时分析算法对路径延时进行快速分析与排序；采用Monte Carlo分析策略以及3σ判决标准对可疑路径精确分析，进一步提高时序可靠性。本发明专利技术针对近/亚阈值数字电路时序分析的可靠性问题，提出一种精确、可靠、快速的统计静态时序分析方法，充分考虑工艺偏差对路径时序的影响，解决了近/亚阈值数字电路时序分析的可靠性问题。与传统的静态时序分析方法以及基于Hspice的时序仿真方法相比，本发明专利技术在时序分析准确性和效率方面优势显著。

【技术实现步骤摘要】

本专利技术涉及低功耗集成电路设计领域，具体涉及一种应用于近/亚阈值数字电路的统计静态时序分析方法。
技术介绍
随着单芯片集成度的不断提高，功耗已经成为制约集成电路发展的关键因素。降低芯片工作电压一直是最有效的低功耗技术，传统的技术降低电压幅度非常有限，芯片的真实工作电压往往高于阈值电压。亚阈值技术是让芯片的工作电压降低到阈值或者阈值以下，仅用亚阈值状态下的微弱电流来驱动电路，实现极低的功耗。然而，由于工艺偏差的影响，近/亚阈值电路稳定性严重恶化，使得近/亚阈值数字电路的时序分析异常复杂，表现为：1)工艺偏差导致标准单元延时呈现较分散的概率分布，而且很难用表达式准确拟合这种分布趋势；2)局部工艺偏差使得各个标准单元延时变化趋势呈现非一致性，导致数据路径延时呈现更为复杂的分布状态；3)寄存器的建立/保持检查时间，在工艺偏差的影响下也呈现概率分布状态。显然，基于传统工艺角的时序分析方法已经失效，而利用Hspice仿真工具虽然可以定量分析工艺偏差对路径延时的影响，但是非常耗时，对于大规模数字电路而言不可行。因此，亟需一种快速、精确的近/亚阈值数字电路时序分析方法，解决其时序可靠性和稳定性问题。
技术实现思路
(一)要解决的技术问题有鉴于此，本专利技术的主要目的在于提供一种应用于近/亚阈值数字电路的统计静态时序分析方法，通过引入工艺偏差模型，利用概率延时分析算法和Monte Carlo工具，快速、准确的完成近/亚阈值数字电路时序可靠性分析。(二)技术方案为达到上述目的，本专利技术提供了一种应用于近/亚阈值数字电路的统计静态时序分析方法，包括：步骤1：降低标准单元库的工作电压至阈值电压附近，对近/亚阈值标准单元库进行功能仿真与特征化建模；步骤2：采用概率延时分析算法对路径延时进行快速分析与排序；步骤3：采用Monte Carlo分析策略以及3σ判决标准对可疑路径精确分析，进一步提高时序可靠性。上述方案中，步骤1中所述降低标准单元库的工作电压至阈值电压附近，是基于CMOS目标工艺，将标准单元库的工作电压降至阈值电压附近，并为功能仿真准备两方面数据：通过Calibre提取带有寄生参数的标准单元电路网表，以及带有工艺偏差的晶体管模型。上述方案中，步骤1中所述对近/亚阈值标准单元库进行功能仿真与特征化建模，是采用“输入噪声20％、输出误差10％”的标准，判断近/亚阈值标准单元库的功能正确性并特征化建模。上述方案中，所述标准单元库的功能正确性判决标准“输入噪声20％、输出误差10％”，是指输入信号电平上叠加20％噪声的条件下，输出信号电平误差低于10％，以此标准为依据，进行近/亚阈值标准单元库功能仿真与特征化建模。上述方案中，所述步骤2包括：首先基于近/亚阈值标准单元库，对目标设计进行预综合与物理设计，然后，采用概率延时分析算法计算出工艺偏差条件下的最长/最短路径延时、次长/次短路径延时、第三最长/第三最短路径延时，进而快速对路径延时进行分析与排序。上述方案中，所述采用概率延时分析算法计算工艺偏差条件下的最长/最短路径延时、次长/次短路径延时、第三最长/第三最短路径延时，采用的是近/亚阈值状态下路径延时模型，该模型具体为： t d e l a y , s u b = Σ i = 1 N KC g V D D I 0 exp ( V D D - V T nV t h ) ]]>上式中，tdelay，sub为时序路径延时，N为路径包含的延时单元个数，i为小于或等于N的自然数，K为延时修正参数，Cg为输出负载电容，VDD为工作电压，I0为漏电流，VT为晶体管阈值电压，n为亚阈值斜率因子，Vth为热电压，考虑工艺偏差模型，阈值电压呈现正态分布，概率延时分布算法计算所有路径延时的概率分布情况，并利用延时分布集中度衡量标准σ/μ参量，确定延时最长和最短的关键路径。上述方案中，步骤3中所述采用Monte Carlo分析策略以及3σ判决标准对可疑路径精确分析，是对可疑路径延时进行精确的Monte Carlo分析，以路径延时概率分布满足3σ标准作为时序可靠性判决标准，修改可疑路径的物理设计直至其延时概率分布满足上述标准。上述方案中，所述可疑路径延时至少包括：最长/最短路径延时和次长/次短路径延时。上述方案中，所述Monte Carlo分析采用以下分析条件：提取带有寄生参数的可疑路径网表、引用带有工艺偏差的晶体管模型、温度变化-40～125℃、输入信号电平加入20％噪声、迭代次数10000次。(三)有益效果从上述技术方案可以看出，本专利技术具有以下有益效果：1、本专利技术提供的应用于近/亚阈值数字电路的统计静态时序分析方法，首先对近/亚阈值标准单元库进行仿真与特征化建模，在标准单元库层次就为后续时序可靠性分析提供准确的延时模型。然后，采用概率延时分析算法对路径延时进行快速分析与排序，解决传统时序分析方法不准确以及Hspice分析方法效率低下等问题。最终，采用Monte Carlo分析策略以及3σ判决标准，对可疑路径精确分析，进一步提高时序可靠性。2、本专利技术针对近/亚阈值数字电路时序分析的可靠性问题，提出一种精确、可靠、快速的统计静态时序分析方法，充分考虑工艺偏差对路径时序的影响，解决了近/亚阈值数字电路时序分析的可靠性问题。与传统的静态时序分析方法以及基于Hspice的时序仿真方法相比，本专利技术在时序分析准确性和效率方面优势显著。附图说明下面结合附图和实例对本专利技术做进一步说明：图1是依照本专利技术实施例本文档来自技高网...

【技术保护点】
一种应用于近/亚阈值数字电路的统计静态时序分析方法，其特征在于，包括：步骤1：降低标准单元库的工作电压至阈值电压附近，对近/亚阈值标准单元库进行功能仿真与特征化建模；步骤2：采用概率延时分析算法对路径延时进行快速分析与排序；步骤3：采用Monte Carlo分析策略以及3σ判决标准对可疑路径精确分析，进一步提高时序可靠性。

【技术特征摘要】
1.一种应用于近/亚阈值数字电路的统计静态时序分析方法，其特征在于，包括：步骤1：降低标准单元库的工作电压至阈值电压附近，对近/亚阈值标准单元库进行功能仿真与特征化建模；步骤2：采用概率延时分析算法对路径延时进行快速分析与排序；步骤3：采用Monte Carlo分析策略以及3σ判决标准对可疑路径精确分析，进一步提高时序可靠性。2.根据权利要求1所述的应用于近/亚阈值数字电路的统计静态时序分析方法，其特征在于，步骤1中所述降低标准单元库的工作电压至阈值电压附近，是基于CMOS目标工艺，将标准单元库的工作电压降至阈值电压附近，并为功能仿真准备两方面数据：通过Calibre提取带有寄生参数的标准单元电路网表，以及带有工艺偏差的晶体管模型。3.根据权利要求1所述的应用于近/亚阈值数字电路的统计静态时序分析方法，其特征在于，步骤1中所述对近/亚阈值标准单元库进行功能仿真与特征化建模，是采用“输入噪声20％、输出误差10％”的标准，判断近/亚阈值标准单元库的功能正确性并特征化建模。4.根据权利要求3所述的应用于近/亚阈值数字电路的统计静态时序分析方法，其特征在于，所述标准单元库的功能正确性判决标准“输入噪声20％、输出误差10％”，是指输入信号电平上叠加20％噪声的条件下，输出信号电平误差低于10％，以此标准为依据，进行近/亚阈值标准单元库功能仿真与特征化建模。5.根据权利要求1所述的应用于近/亚阈值数字电路的统计静态时序分析方法，其特征在于，所述步骤2包括：首先基于近/亚阈值标准单元库，对目标设计进行预综合与物理设计，然后，采用概率延时分析算法计算出工艺偏差条件下的最长/最短路径延时、次长/次短路径延时、第三最长/第三最短路径延时，进而快速对路径延时进行分析与排序。6.根据权利要求5所述的应用于近/亚阈值数字电路的统计静态时序分析方法，其特征在于，所述采用概率延时分析算法计算工艺偏差条件下的最长/最短路径延时、次长/次短路径延时、第三最长/第三最短路径延时，采用的是近/亚阈值状态下路径延时模型，该模型具体为： t d e l a y , s u b = Σ i = 1 N KC g ...

【专利技术属性】
技术研发人员：陈黎明，黑勇，袁甲，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11