时序修正方法和电子装置制造方法及图纸

本发明专利技术提供了一种时序修正方法，包括：根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析以产生第一标准延迟文件和日志文件；透过第一脚本，根据所述日志文件判断是否发生设计规则违例；当判断所述设计规则违例发生时，透过所述第一脚本，产生违例组件列表，以及对应设计规则允许的最大设定值的第二时序约束文件；以及根据所述第二时序约束文件判断是否修正时序路径。

【技术实现步骤摘要】

本说明书主要有关于时序修正的技术，特别有关于通过设计的脚本，仅对发生违例的时序路径进行修正的时序修正的技术。
技术介绍
在芯片设计过程中，为了保证实际生产出来的芯片可以在各种环境下都可以正常工作(即时序满足要求)，芯片设计者会利用静态时序分析工具(Static Timing Analysistool，STA tool)和工厂所提供的工艺文件(process file)来模拟设计在不同环境下的时序信息，进而评估设计是否满足时序要求。芯片制造厂商为了保证设计与制造的时序一致性，会向芯片设计人员提供相关的设计规则(如信号转换最大时间)，这些规则描述了时序相关的电学参数的工艺边界条件(boundary condit1n)。一旦设计中的电路有组件超出这些规则值，S卩为设计规则违例(design rule v1lat1n)，此时静态时序工具会无法根据工厂提供的处理文件算出违例组件的准确延迟信息。这种设计规则违例并不会影响生产制造，只是会影响实际的芯片的时序上与设计的一致性，举例来说，实际芯片工作频率无法与设计相匹配。所以在流片(Tape Out)之前我们除了保证时序上达到设计需求之外，还需要保证每个组件延迟信息的准确性，这样静态时序分析工具算出来的结果才可以被信任。时序检查(timing checks)分为两类:建立时间检查和保持时间检查。组件的延迟信息受输入信号转换时间、工艺条件、工作温度和工作电压的影响，当工作温度越低、工作电压越低、工艺条件越差时，组件转换时间越长且延迟时间越长，建立时间检查便越难以满足，但保持时间检查却越容易满足。所以会在工艺条件较差且低温低压的条件下的模拟时序来做建立时间检查，在工艺条件较好且高温高压的条件下做保持时间检查。与此同时，还需要做设计规则检查来确保模拟的准确性。在正常的设计流程里，会优先保证建立时间检查满足后再做保持时间检查。现有的电子设计自动化(Electronic Design Automat1n,EDA)工具可以很好地自动化地满足建立时间下的时序检查和设计规则。但对于保持时间下的设计规则，电子设计自动化工具并没有很好的解决方案。传统的解决方法是优先利用插入缓冲器或者用放大器件尺寸的方法解决所有设计规则违例，待设计规则全部满足后再修复时序违例。然而，实际上并不是每个设计规则违例的组件都是有时序违例，有一些甚至是没有时序检查的。所以上述的方法就会导致插入大量的冗余组件，因而增加了芯片的功耗，甚至针对部分组件分布密集的设计会带来时序上的恶化、延长芯片设计周期、增加芯片设计的成本。
技术实现思路
有鉴于上述先前技术的问题，本专利技术提供了通过设计的脚本，仅对发生违例的时序路径进行修正的时序修正方法和电子装置。根据本专利技术的一较佳实施例提供了一种时序修正方法。此时序修正方法的步骤包括:根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析以产生第一标准延迟文件和日志文件;透过第一脚本，根据所述日志文件判断是否发生设计规则违例；当判断所述设计规则违例发生时，透过所述第一脚本，产生违例组件列表，以及对应设计规则允许的最大设定值的第二时序约束文件；以及根据所述第二时序约束文件判断是否修正时序路径。在一些实施例中此方法还包括，透过所述第一脚本，将所述设计规则的参数设定为所述最大设定值，以产生所述第二时序约束文件。在一些实施例中此方法还包括，根据所述第二时序约束文件、所述网表文件、所述第一时序约束文件以及所述寄生参数文件进行所述静态时序分析以产生第二标准延迟文件。在一些实施例中此方法还包括，透过第二脚本，根据所述第一标准延迟文件、所述第二标准延迟文件以及所述违例组件列表产生第三标准延迟文件。在一些实施例中此方法还包括，透过所述第二脚本，比较所述第一标准延迟文件和所述第二标准延迟文件，以过滤出仅包含重新标定组件延迟信息的标准延迟文件作为所述第三标准延迟文件。在一些实施例中此方法还包括，根据所述第一标准延迟文件、所述第三标准延迟文件、所述网表文件、所述第一时序约束文件进行所述静态时序分析以判断是否产生时序违例；以及当所述时序违例发生时，修正发生违例的所述时序路径。根据本专利技术的另一较佳实施例提供了一种电子装置。此电子装置包括处理器。所述处理器用以根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析以产生第一标准延迟文件和日志文件，以及透过第一脚本，根据所述日志文件判断是否发生设计规则违例。当所述处理器判断所述设计规则违例发生时，所述处理器透过所述第一脚本产生违例组件列表，以及对应设计规则允许的最大设定值的第二时序约束文件，且所述处理器根据所述第二时序约束文件判断是否修正时序路径。在一些实施例中，所述处理器透过所述第一脚本，将所述设计规则的参数设定为所述最大设定值，以产生所述第二时序约束文件。在一些实施例中，所述处理器根据所述第二时序约束文件、所述网表文件、所述第一时序约束文件以及所述寄生参数文件进行所述静态时序分析以产生第二标准延迟文件。在一些实施例中，所述处理器透过第二脚本，根据所述第一标准延迟文件、所述第二标准延迟文件以及所述违例组件列表产生第三标准延迟文件。在一些实施例中，所述处理器透过所述第二脚本，比较所述第一标准延迟文件和所述第二标准延迟文件，以过滤出仅包含重新标定组件延迟信息的标准延迟文件以作为所述第三标准延迟文件。在一些实施例中，所述处理器根据所述第一标准延迟文件、所述第三标准延迟文件、所述网表文件、所述第一时序约束文件进行所述静态时序分析以判断是否产生一时序违例，以及其中当所述时序违例发生时，所述处理器修正发生违例的所述时序路径。关于本专利技术其他附加的特征与优点，此领域的熟习技术人士，在不脱离本专利技术的精神和范围内，当可根据本案实施方法中所揭露的执行联系程序的装置以及方法，做些许的更动与润饰而得到。【附图说明】图1为显示根据本专利技术的一实施例所述的电子装置100的方块图；图2为根据本专利技术一实施例所述的时序修正方法的流程图200;图3为根据本专利技术另一实施例所述的时序修正方法的流程图300。【具体实施方式】本章节所叙述的是实施本专利技术的最佳方式，目的在于说明本专利技术的精神而非用以限定本专利技术的保护范围，本专利技术的保护范围当视权利要求书所界定的为准。图1为显示根据本专利技术的一实施例所述的电子装置100的方块图。电子装置100适用于集成电路设计的电子设计自动化(Electronic Design Automat1n，EDA)工具与模拟工具。电子装置100透过电子设计自动化(EDA)工具，可对电路操作进行仿真。如图1所示，电子装置100中包含处理器110以及储存装置120。在图1中的方块图，仅是为了方便说明本专利技术的实施例，但本专利技术并不以此为限。根据本专利技术的一实施例，当在进行芯片的时序检查时，处理器110会先根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析(Static Timing Analysis,STA)，以产生第一标准延迟文件和日志文件(log f ile)。在静态时序分析中，网表文件中会提供电路间的逻辑连接关系，包括模块的实例、线网以及电学属性。第一时序约束文件中则定义了芯片工作的时序，以及相应的约束条件，寄生参数文件记录了电路的寄生参数，寄生参数本文档来自技高网...

【技术保护点】
一种时序修正方法，其特征在于，包括：根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析以产生第一标准延迟文件和日志文件；透过第一脚本，根据所述日志文件判断是否发生设计规则违例；当判断所述设计规则违例发生时，透过所述第一脚本，产生违例组件列表，以及对应设计规则允许的最大设定值的第二时序约束文件；以及根据所述第二时序约束文件判断是否修正时序路径。

【技术特征摘要】

【专利技术属性】
技术研发人员：辛玲，李冰，林哲民，李翊，
申请(专利权)人：上海兆芯集成电路有限公司，
类型：发明
国别省市：上海;31