一种数据时序的均衡方法及系统技术方案

本发明专利技术涉及数字通信领域，尤其涉及一种数据时序的均衡方法及系统。本发明专利技术通过在第二FPGA中增设一数据时序均衡模块，在进行写操作前首先进行训练过程，对数据信号和时钟信号进行均衡得到一接收调整时间，在进行写操作时利用该接收调整时间使得数据信号和时钟信号的时序一致，避免了高速控制总线等长带来的高成本，占用较多面积等问题。

【技术实现步骤摘要】

本专利技术涉及数字通信领域，尤其涉及一种数据时序的均衡方法及系统。
技术介绍
在进行FPGA(Field－Programmable Gate Array，现场可编程门阵列)的写操作过程中，数据信号和时钟信号会存在时序不一致的情况，如图1所示，在第一FPGA发出数据信号DATA和时钟信号CLK的时候，数据信号DATA和时钟信号CLK的上升沿是对齐的，但是第二FPGA接收到数据信号DATA和时钟信号CLK则存在边沿时序不一致的情况，数据信号DATA延时的时间为T2，时钟信号CLK延时的时间为T1。如图2所示，上述时序偏差产生的原因主要是在PCB(Printed Circuit Board，印刷电路板)上，数据信号DATA对应的高速串行总线和时钟信号CLK对应的高速串行总线不等长的原因。但是如果在PCB上设置等长的高速串行总线，单位面积PCB的价格较高，并且会增大PCB的面积，如图2中为实现等长布线采用的蛇形线还会带来信号的干扰，PCB层数越多问题越严重。
技术实现思路
针对现有技术存在的问题，现提供一种数据时序的均衡方法及系统，在PCB高速串行总线不等长的前提下，对数据信号和时钟信号的相位偏差进行均衡。具体的技术方案如下：一种数据时序的均衡方法，应用于第一FPGA模块向第二FPGA模块进行写操作的过程中，所述均衡方法包括：步骤S1，所述第一FPGA模块发送一训练开始信号至所述第二FPGA模块；步骤S2，所述第一FPGA模块发送时钟信号和与所述时钟信号关联的数据信号至所述第二FPGA模块的数据时序均衡模块；步骤S3，所述数据时序均衡模块根据所述时钟信号和所述数据信号，得到一接收调整时间；步骤S4，所述第二FPGA模块发送一训练结束信号至所述第一FPGA模块；步骤S5，所述第一FPGA模块与所述第二FPGA模块建立通信连接，以使所述第二FPGA模块根据所述接收调整时间调整所述数据信号或所述时钟信号的接收时序后，所述时钟信号和所述数据信号的时序一致。优选的，所述步骤S3具体包括：步骤S31，所述数据时序均衡模块将所述时钟信号的上升沿确定为采样点；步骤S32，确定与所述采样点对应的所述数据信号的周期的第一个信号跳变点；步骤S33，根据所述第一个信号跳变点确定与所述第一个信号跳变点同一周期内的所述数据信号的第二个信号跳变点；步骤S34，根据所述第一个信号跳变点与所述第二个信号跳变点之间的中心点和所述采样点之间的时间差获得所述接收调整时间。优选的，所述步骤S3具体包括：步骤S301，所述数据时序均衡模块将所述时钟信号的上升沿确定为采样点；步骤S302，确定与所述采样点对应的所述数据信号的周期的第一个信号跳变点；步骤S303，对所述数据信号增加延时，确定与所述第一个信号跳变点同一周期内的所述数据信号的稳定点；步骤S304，根据所述稳定点确定与所述第一个信号跳变点同一周期内的所述数据信号的第二个信号跳变点；步骤S305，根据所述稳定点与所述第二个信号跳变点之间的中心点和所述采样点之间的时间差获得所述接收调整时间。优选的，对所述数据信号增加延时，确定与所述第一个信号跳变点同一周期内的所述数据信号的第二个信号跳变点。优选的，增加延时时，每次增加所述时钟信号周期的1/N，N为正整数；或者增加延时时，每次增加所述时钟信号周期的1/N，N＝2。优选的，对所述数据信号减少延时，根据所述第一个信号跳变点与所述第二个信号跳变点之间的中心点和所述采样点之间的时序差获得所述接收调整时间。优选的，减少延时时，每次减少所述时钟信号周期的1/N，N为正整数；或者减少延时时，每次减少所述时钟信号周期的1/N，N＝2。一种数据时序的均衡系统，包括：第一FPGA模块1，输出时钟信号CLK和数据信号DATA；第二FPGA模块2，包括连接所述第一FPGA模块1的第一缓冲器21、连接所述第一FPGA模块1的第二缓冲器22和分别与所述第一缓冲器21、所述第二缓冲器22连接的数据时序均衡模块3，所述数据时序均衡模块3用以对所述数据时序均衡模块3根据所述时钟信号CLK和所述数据信号DATA，得到一接收调整时间，以使所述第二FPGA模块2根据所述接收调整时间调整所述数据信号DATA或所述时钟信号CLK的接收时序后，所述时钟信号和所述数据信号的时序一致。优选的，所述第一FPGA模块1包括：第一收发模块，用以产生并发送一训练开始信号Training；所述第二FPGA模块2包括：第二收发模块，用以接收所述训练开始信号，发送一训练停止信号Training_out至所述第一FPGA模块1。优选的，还包括：倍频器4，分别与所述第二缓冲器22、所述数据时序均衡模块3连接，用以根据所述时钟信号CLK产生延时步长；或者。所述数据时序均衡模块包括控制单元31，所述控制单元31用以产生延时信号；或者所述数据时序均衡模块包括：均衡单元32；控制单元31；所述均衡单元32与所述控制单元31连接，用以根据所述延时信号对所述数据信号DATA进行增加延时以及减少延时，以对所述数据信号DATA的时序进行调整，得到所述接收调整时间。上述技术方案的有益效果是：上述技术方案通过在第二FPGA中增设一数据时序均衡模块，在进行写操作前首先进行训练过程，对数据信号和时钟信号进行均衡得到一接收调整时间，在进行写操作时利用该接收调整时间使得数据信号和时钟信号的时序一致，避免了高速控制总线等长带来的高成本，占用较多面积等问题。附图说明图1为现有技术数据信号和时钟信号的相位偏差示意图；图2为现有技术不等长的PCB布线示意图；图3为本专利技术一种数据时序的均衡系统的结构示意图；图4为本专利技术一种数据时序的均衡方法的示意图。具体实施方式需要说明的是，在不冲突的情况下，下述技术方案，技术特征之间可以相互组合。下面结合附图对本专利技术的具体实施方式作进一步的说明：本实施例提供了一种数据时序的均衡方法，应用于第一FPGA模块向第二FPGA模块进行写操作的过程中，均衡方法包括：步骤S1，第一FPGA模块发送一训练开始信号至第二FPGA模块；步骤S2，第一FPGA模块发送时钟信号和与时钟信号关联的数据信号至数据时序均衡模块；步骤S3，数据时序均衡模块根据时钟信号和数据信号得到一接收调整时间；步骤S4，第二FPGA模块发送一训练结束信号至第一FPGA模块；步骤S5，第一FPGA模块与第二FPGA模块建立通信连接，以使第二FPGA模块根据接收调整时间调整数据信号或时钟信号的接收时序后，时钟信号和数据信号的时序一致。本实施例中，在进行时钟信号和数据信号之前需要进行一个训练过程，训练的目的在于得到接收调整时间，在后续写操作过程中发送时钟信号和数据信号时，可以利用该接收调整时间调整数据信号的接
收时序，使得时钟信号和数据信号的时序具有一致性。本实施例中，在第二FPGA模块内部引入数据时序均衡模块，在PCB未做等长控制的前提下，由第二FPGA模块的数据时序均衡模块来做数据信号的动态时序补偿，实现高速串行总线的正常操作。本实施例中第一FPGA模块和第二FPGA模块可以为现场可编程门阵列。本专利技术一个较佳的实施例中，如图4所示，步骤S3具体包括：步骤S31，数据时序均衡模块将时钟信号的上升沿确定为采样点；步骤S32，确定与采样点对应的本文档来自技高网...

【技术保护点】
一种数据时序的均衡方法，其特征在于，应用于第一FPGA模块向第二FPGA模块进行写操作的过程中，所述均衡方法包括：步骤S1，所述第一FPGA模块发送一训练开始信号至所述第二FPGA模块；步骤S2，所述第一FPGA模块发送时钟信号和与所述时钟信号关联的数据信号至所述第二FPGA模块的数据时序均衡模块；步骤S3，所述数据时序均衡模块根据所述时钟信号和所述数据信号，得到一接收调整时间；步骤S4，所述第二FPGA模块发送一训练结束信号至所述第一FPGA模块；步骤S5，所述第一FPGA模块与所述第二FPGA模块建立通信连接，以使所述第二FPGA模块根据所述接收调整时间调整所述数据信号或所述始终信号的接收时序后，所述时钟信号和所述数据信号的时序一致。

【技术特征摘要】
1.一种数据时序的均衡方法，其特征在于，应用于第一FPGA模块向第二FPGA模块进行写操作的过程中，所述均衡方法包括：步骤S1，所述第一FPGA模块发送一训练开始信号至所述第二FPGA模块；步骤S2，所述第一FPGA模块发送时钟信号和与所述时钟信号关联的数据信号至所述第二FPGA模块的数据时序均衡模块；步骤S3，所述数据时序均衡模块根据所述时钟信号和所述数据信号，得到一接收调整时间；步骤S4，所述第二FPGA模块发送一训练结束信号至所述第一FPGA模块；步骤S5，所述第一FPGA模块与所述第二FPGA模块建立通信连接，以使所述第二FPGA模块根据所述接收调整时间调整所述数据信号或所述始终信号的接收时序后，所述时钟信号和所述数据信号的时序一致。2.根据权利要求1所述的数据时序的均衡方法，其特征在于，所述步骤S3具体包括：步骤S31，所述数据时序均衡模块将所述时钟信号的上升沿确定为采样点；步骤S32，确定与所述采样点对应的所述数据信号的周期的第一个信号跳变点；步骤S33，根据所述第一个信号跳变点确定与所述第一个信号跳
\t变点同一周期内的所述数据信号的第二个信号跳变点；步骤S34，根据所述第一个信号跳变点与所述第二个信号跳变点之间的中心点和所述采样点之间的时间差获得所述接收调整时间。3.根据权利要求1所述的数据时序的均衡方法，其特征在于，所述步骤S3具体包括：步骤S301，所述数据时序均衡模块将所述时钟信号的上升沿确定为采样点；步骤S302，确定与所述采样点对应的所述数据信号的周期的第一个信号跳变点；步骤S303，对所述数据信号增加延时，确定与所述第一个信号跳变点同一周期内的所述数据信号的稳定点；步骤S304，根据所述稳定点确定与所述第一个信号跳变点同一周期内的所述数据信号的第二个信号跳变点；步骤S305，根据所述稳定点与所述第二个信号跳变点之间的中心点和所述采样点之间的时间差获得所述接收调整时间。4.根据权利要求2或3任一所述的数据时序的均衡方法，其特征在于，对所述数据信号增加延时，确定与所述第一个信号跳变点同一周期内的所述数据信号的第二个信号跳变点。5.根据权利要求4所述的数据时序的均衡方法，其特征在于，增
\t加延时时，每次增加所述时钟信号周期...

【专利技术属性】
技术研发人员：王亦鸾，
申请(专利权)人：上海斐讯数据通信技术有限公司，
类型：发明
国别省市：上海;31