一种时序预测电路及方法技术

本发明专利技术实施例公开了一种时序预测电路及方法，涉及电路技术领域，用于解决为了预测待预测数字电路的时序出错的可能性而耗费大量的器件的问题。该时序预测电路包括：组合逻辑电路、延时电路、采样电路和控制电路；所述采样电路包括N个采样单元，每个所述采样单元的输入端分别通过所述延时电路与所述组合逻辑电路的输出端连接，每个所述采样单元的输出端与所述控制电路的输入端连接；N为整数，N≥2。本发明专利技术可以用于预测待预测数字电路的时序余量。

【技术实现步骤摘要】

本专利技术涉及电路
，尤其涉及一种时序预测电路及方法。
技术介绍
在芯片系统中，芯片在特定频率下有特定的安全工作电压(安全工作电压是一个电压范围)，由于为芯片提供电源的电源供给系统的电压存在波动和偏差，当芯片工作在非安全工作电压时，芯片内的数字电路的时序可能会出错；数字电路的时序出错可能为数字电路中的时序逻辑电路的时序路径上的时序出错。目前，通过采用以下方法预测数字电路的时序出错的可能性：在时序逻辑电路中的每个采样触发器上并联一个预测触发器，且在预测触发器前连接一个延时单元(使得预测触发器所在的时序路径的时序余量小于采样触发器所在的时序路径的时序余量)；控制电路比较采样触发器的采样结果与预测触发器的采样结果；若时序逻辑电路中的多个采样触发器中的一个采样触发器的采样结果与和该采样触发器并联的预测触发器的采样结果不同，则判断数字电路的时序出错的可能性较大；若时序逻辑电路中的多个采样触发器的采样结果均与自身并联的预测触发器的采样结果相同，则判断数字电路的时序出错的可能性较小。由于时序逻辑电路中的采样触发器很多，利用上述方法确定数字电路的时序出错的可能性的过程中，会增加与时序逻辑电路中的采样触发器同等数量的预测触发器，从而耗费大量的器件，并且占用大量的芯片面积。
技术实现思路
本专利技术的实施例提供一种时序预测电路及方法，用于解决为了预
测待预测数字电路的时序出错的可能性而耗费大量的器件的问题。为达到上述目的，本专利技术的实施例采用如下技术方案：第一方面，提供一种时序预测电路，包括：组合逻辑电路、延时电路、采样电路和控制电路；所述采样电路包括N个采样单元，每个所述采样单元的输入端分别通过所述延时电路与所述组合逻辑电路的输出端连接，每个所述采样单元的输出端与所述控制电路的输入端连接；N为整数，N≥2；其中，所述组合逻辑电路的输入端用于输入预测信号，所述预测信号经所述组合逻辑电路传输至所述延时电路；所述延时电路用于将传输至自身的预测信号进行延时，使得输入所述N个采样单元中的N-1个采样单元的预测信号分别相对于输入所述N个采样单元中的另一采样单元的预测信号有不同程度的延时；所述采样单元用于在采样时刻对输入自身的预测信号进行采样，得到采样结果；所述控制电路用于根据所述N个采样单元的采样结果与基准采样结果之间的比较结果，确定是否需要调节待预测数字电路的时序余量。结合第一方面，在第一种可能的实现方式中，所述控制电路具体用于：若在一个工作时钟周期内，所述N个采样单元的采样结果中与所述基准采样结果相同的采样结果的数目小于或等于一阈值，则确定需要调节所述待预测数字电路的时序余量；其中，所述工作时钟周期是指所述采样电路的工作时钟周期；或，若在按照时间先后顺序排列的多个工作时钟周期中的每个所述工作时钟周期内，所述N个采样单元的采样结果中与所述基准采样结果相同的采样结果的数目递减，则确定需要调节所述待预测数字电路的时序余量；其中，所述工作时钟周期是指所述采样电路的工作时钟周期。结合第一方面或第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述预测电路还包括：源信号发生器；所述源信号发生器的输出端与所述组合逻辑电路的输入端连接；所述源信号发生器用于产生周期性翻转的预测信号，所述周期性翻转的预测信号的周期为所述工作时钟周期。结合第一方面、第一方面的第一种可能的实现方式或第二种可能的实现方式任一种，在第三种可能的实现方式中，输入所述N个采样单元中的第n个采样单元的预测信号相对于输入所述N个采样单元中的第n-1个采样单元的预测信号有预设时间段的延时；其中，2≤n≤N，n为整数。结合第一方面、第一方面的第一种可能的实现方式至第三种可能的实现方式任一种，在第四种可能的实现方式中，所述预测电路还包括：与所述N个采样单元连接的N个逻辑运算单元，其中，一个所述采样单元对应一个所述逻辑运算单元；所述逻辑运算单元包括第一输入端、第二输入端和输出端；每个所述第一输入端用于输入基准采样结果；每个所述第二输入端与一个所述采样单元的输出端连接；每个所述逻辑运算单元的输出端与所述控制电路的输入端连接；所述逻辑运算单元用于比较自身的第二输入端输入的采样结果与所述基准采样结果，得到所述比较结果。结合第一方面、第一方面的第一种可能的实现方式至第四种可能的实现方式任一种，在第五种可能的实现方式中，所述待预测数字电路还包括内部存储器；所述预测电路还包括：第二内部存储器，所述第二内部存储器的工作时钟与所述待预测数字电路的工作时钟同步、且所述第二内部存储器的时序路径的时序余量小于所述内部存储器的时序路径的时序余量；所述第二内部存储器包括输入端和输出端；所述第二内部存储器的输入端用于输入待写入数据，所述第二内部存储器的输出端与所述控制电路的输入端连接；所述控制电路还用于，当所述第二内部存储器的输出端输出的数据与所述待写入数据不同时，确定需要调节所述待预测数字电路的时序余量。第二方面，提供一种时序预测方法，包括：获取M个采样结果与基准采样结果之间的比较结果；其中，所述M个采样结果为在采样时刻对具有不同延时的预测信号进行采样得到的采样结果；根据所述比较结果确定是否需要调节待预测数字电路的时序余量。结合第二方面，在第一种可能的实现方式中，所述根据所述比较结果确定是否需要调节所述待预测数字电路的时序余量，包括：若在一个工作时钟周期内，所述M个采样结果中与所述基准采样结果相同的采样结果的数目小于或等于一阈值，则确定需要调节所述待预测数字电路的时序余量；其中，所述工作时钟周期是指所述采样时刻所属的工作时钟周期；或，若在按照时间先后顺序排列的多个工作时钟周期中的每个所述工作时钟周期内，所述M个采样结果中与所述基准采样结果相同的采样结果的数目递减，则确定需要调节所述待预测数字电路的时序余量；其中，所述工作时钟周期是指所述采样时刻所属的工作时钟周期。结合第二方面，在第二种可能的实现方式中，所述方法还包括：获取第二内部存储器的待写入数据和所述第二内部存储器输出的数据；所述第二内部存储器的工作时钟与所述待预测数字电路的工作时钟同步、且所述第二内部存储器的时序路径的时序余量小于所述内部存储器的时序路径的时序余量；当所述第二内部存储器输出的数据与所述待写入数据不同时，确定需要调节所述待预测数字电路的时序余量。结合第二方面的第一种可能的实现方式或第二种可能的实现方式，在第三种可能的实现方式中，在所述确定需要调节所述待预测数字电路的时序余量后，所述方法还包括：降低所述待预测数字电路的工作时钟频率和/或提高所述待预测数字电路的工作电压。结合第二方面的第三种可能的实现方式，在第四种可能的实现方
式中，在所述降低所述待预测数字电路的工作时钟频率和/或提高所述待预测数字电路的工作电压后，所述方法还包括：当确定需要调节所述待预测数字电路的时序余量时，继续降低所述待预测数字电路的工作时钟频率和/或提高所述待预测数字电路的工作电压；或，当确定不需要调节所述待预测数字电路的时序余量时，提高所述待预测数字电路的工作时钟频率和/或降低所述待预测数字电路的工作电压。本专利技术实施例提供的时序预测电路及方法，输入各个采样单元的预测信号有不同程度的延时，由于输入组合逻辑电路的预测信号经组合逻辑电本文档来自技高网...

【技术保护点】
一种时序预测电路，其特征在于，包括：组合逻辑电路、延时电路、采样电路和控制电路；所述采样电路包括N个采样单元，每个所述采样单元的输入端分别通过所述延时电路与所述组合逻辑电路的输出端连接，每个所述采样单元的输出端与所述控制电路的输入端连接；N为整数，N≥2；其中，所述组合逻辑电路的输入端用于输入预测信号，所述预测信号经所述组合逻辑电路传输至所述延时电路；所述延时电路用于将传输至自身的预测信号进行延时，使得输入所述N个采样单元中的N‑1个采样单元的预测信号分别相对于输入所述N个采样单元中的另一采样单元的预测信号有不同程度的延时；所述采样单元用于在采样时刻对输入自身的预测信号进行采样，得到采样结果；所述控制电路用于根据所述N个采样单元的采样结果与基准采样结果之间的比较结果，确定是否需要调节待预测数字电路的时序余量。

【技术特征摘要】
1.一种时序预测电路，其特征在于，包括：组合逻辑电路、延时电路、采样电路和控制电路；所述采样电路包括N个采样单元，每个所述采样单元的输入端分别通过所述延时电路与所述组合逻辑电路的输出端连接，每个所述采样单元的输出端与所述控制电路的输入端连接；N为整数，N≥2；其中，所述组合逻辑电路的输入端用于输入预测信号，所述预测信号经所述组合逻辑电路传输至所述延时电路；所述延时电路用于将传输至自身的预测信号进行延时，使得输入所述N个采样单元中的N-1个采样单元的预测信号分别相对于输入所述N个采样单元中的另一采样单元的预测信号有不同程度的延时；所述采样单元用于在采样时刻对输入自身的预测信号进行采样，得到采样结果；所述控制电路用于根据所述N个采样单元的采样结果与基准采样结果之间的比较结果，确定是否需要调节待预测数字电路的时序余量。2.根据权利要求1所述的预测电路，其特征在于，所述控制电路具体用于：若在一个工作时钟周期内，所述N个采样单元的采样结果中与所述基准采样结果相同的采样结果的数目小于或等于一阈值，则确定需要调节所述待预测数字电路的时序余量；其中，所述工作时钟周期是指所述采样电路的工作时钟周期；或，若在按照时间先后顺序排列的多个工作时钟周期中的每个所述工作时钟周期内，所述N个采样单元的采样结果中与所述基准采样结果相同的采样结果的数目递减，则确定需要调节所述待预测数字电路的时序余量；其中，所述工作时钟周期是指所述采样电路的工作时钟周期。3.根据权利要求1或2所述的预测电路，其特征在于，所述预测电路还包括：源信号发生器；所述源信号发生器的输出端与所述组合逻辑电路的输入端连接；所述源信号发生器用于产生周期性翻转的预测信号，所述周期性翻
\t转的预测信号的周期为所述工作时钟周期。4.根据权利要求1-3任一项所述的预测电路，其特征在于，输入所述N个采样单元中的第n个采样单元的预测信号相对于输入所述N个采样单元中的第n-1个采样单元的预测信号有预设时间段的延时；其中，2≤n≤N，n为整数。5.根据权利要求1-4任一项所述的预测电路，其特征在于，所述预测电路还包括：与所述N个采样单元连接的N个逻辑运算单元，其中，一个所述采样单元对应一个所述逻辑运算单元；所述逻辑运算单元包括第一输入端、第二输入端和输出端；每个所述第一输入端用于输入基准采样结果；每个所述第二输入端与一个所述采样单元的输出端连接；每个所述逻辑运算单元的输出端与所述控制电路的输入端连接；所述逻辑运算单元用于比较自身的第二输入端输入的采样结果与所述基准采样结果，得到所述比较结果。6.根据权利要求1-5任一项所述的预测电路，其特征在于，所...

【专利技术属性】
技术研发人员：黄涛，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东;44