半导体结构和掩膜版版图制造技术

一种半导体结构和掩膜版版图，半导体结构包括：基底；介电层，位于所述基底上，沿平行于所述介电层表面的方向，所述介电层包括多个子区域；键合互连层，位于所述介电层中，所述键合互连层的顶面被所述介电层背向所述基底的表面暴露，所述键合互连层包括多个接合焊盘，多个所述子区域之间的接合焊盘的密度差异满足：使多个所述子区域中的接合焊盘顶面与介电层顶面均处于同一平面

【技术实现步骤摘要】
半导体结构和掩膜版版图


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构和掩膜版版图
。

技术介绍

[0002]随着半导体集成电路的集成度越来越高，芯片中晶体管的集成度逐渐达到上限，因此出现了
3D
集成电路
(Integrated Circuit
，
IC)
技术
。3D
集成电路被定义为一种系统级集成结构，
3D
集成电路通过键合工艺实现多个芯片之间的垂直互连，增加了芯片的空间，提高了晶体管的集成度，同时还能提高集成电路的工作速度，降低集成电路的功耗
。
目前，
3D
集成电路技术已成为集成电路设计的重要方向之一
。
[0003]目前在
3D
集成电路技术中大都采用硅通孔
(Through Silicon Via
，
TSV)
以及位于硅通孔上方的金属互连结构形成电连接，然后进一步实现晶圆之间的键合
。
晶圆水平上的金属
‑
金属键合作为
3DIC
中的一项关键技术，在高端产品上的有重要的应用趋势
。
[0004]然而，采用现有技术的半导体结构的设计多样性有待提高
。

技术实现思路

[0005]本专利技术实施例解决的问题是提供一种半导体结构和掩膜版版图，有利于提高半导体结构的设计多样性
。
[0006]为解决上述问题，本专利技术实施例提供一种半导体结构，包括：基底；介电层，位于所述基底上，沿平行于所述介电层表面的方向，所述介电层包括多个子区域；键合互连层，位于所述介电层中，所述键合互连层的顶面被所述介电层背向所述基底的表面暴露，所述键合互连层包括多个接合焊盘，多个所述子区域之间的接合焊盘的密度差异满足：使多个所述子区域中的接合焊盘顶面与介电层顶面均处于同一平面
。
[0007]相应的，本专利技术实施例还提供一种掩膜版版图，用于形成半导体结构，所述半导体结构包括：基底；介电层，位于所述基底上，沿平行于所述介电层表面的方向，所述介电层包括多个子区域；键合互连层，位于所述介电层中，所述键合互连层的顶面被所述介电层背向所述基底的表面暴露，所述键合互连层包括多个接合焊盘；所述掩膜版版图包括：键合互连层版图，用于形成所述键合互连层，所述键合互连层版图包括多个所述子区域，且所述键合互连层版图包括位于所述子区域中的接合焊盘图形，所述接合焊盘图形用于形成所述接合焊盘，多个所述子区域之间的接合焊盘图形的密度差异满足：使多个所述子区域中的接合焊盘图形对应形成的所述接合焊盘顶面与所述介电层顶面均处于同一平面
。
[0008]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0009]本专利技术实施例提供的半导体结构，键合互连层包括多个接合焊盘，多个子区域之间的接合焊盘的密度差异满足：使多个所述子区域中的接合焊盘顶面与介电层顶面均处于同一平面，从而提高后续制程的工艺可靠性，例如，在晶圆键合的情况下，处于同一平面的接合焊盘和介电层有利于提高键合界面的接触紧密性，进而降低键合界面出现缝隙
(bubble)
的概率，而且，通过控制接合焊盘的密度来满足使多个所述子区域中的接合焊盘
和介电层顶面均处于同一平面，以减小对接合焊盘的尺寸的限制，相应有利于增加所述接合焊盘的尺寸多样性，进而有利于提高设计灵活性
。
[0010]本专利技术实施例提供的掩膜版版图，多个子区域之间的接合焊盘图形的密度差异满足：使多个所述子区域中的接合焊盘图形对应形成的接合焊盘顶面与介电层顶面均处于同一平面，从而提高后续制程的工艺可靠性，例如，在晶圆键合的情况下，处于同一平面的接合焊盘和介电层有利于提高键合界面的接触紧密性，进而降低键合界面出现缝隙的概率，而且，通过控制接合焊盘图形的密度来满足使对应形成的多个所述子区域中的接合焊盘和介电层顶面处于同一平面，以减小对接合焊盘图形的尺寸的限制，相应有利于增加所述接合焊盘图形的尺寸多样性，进而有利于提高设计灵活性
。
附图说明
[0011]图1是一种掩膜版版图的结构示意图；
[0012]图2是本专利技术半导体结构一实施例的结构示意图；
[0013]图3示出了本专利技术半导体结构一实施例中多个子区域依次环绕排布的布局图；
[0014]图4示出了本专利技术半导体结构另一实施例中多个子区域沿特定方向并列排布的布局图；
[0015]图5示出了本专利技术半导体结构一实施例中的电镜图；
[0016]图6是本专利技术掩膜版版图一实施例的结构示意图
。
具体实施方式
[0017]由
技术介绍
可知，目前半导体结构的设计灵活性有待提高
。
现结合一种掩膜版版图分析半导体结构的设计灵活性有待提高的原因
。
图1是一种掩膜版版图对应的结构示意图
。
[0018]参考图1，掩膜版版图包括：键合互连层版图
120
，键合互连层版图
120
包括多个接合焊盘图形
100
，接合焊盘图形
100
用于形成位于介电层
(
图未示
)
中且顶面被介电层暴露的接合焊盘
(
图未示
)
，多个焊盘图形
100
的线宽
C
均相等，且相邻焊盘图形
100
的间隔距离
S
均相等
。
[0019]目前，当晶圆之间实现堆叠键合时，为了降低键合界面出现缝隙的概率，通常采用统一的焊盘图形
100
的线宽
C
以及相邻焊盘图形
100
的间隔距离
S。
[0020]具体地，由于形成接合焊盘
100
的制程通常包括对金属材料的平坦化工艺，而焊盘图形
100
的线宽
C
以及相邻焊盘图形
100
的间隔距离
S
会影响平坦化工艺后，接合焊盘
100
和介电层的顶面高度差，且接合焊盘
100
和介电层的顶面高度差是键合界面是否会出现缝隙的最关键指标之一
。
因此，为了减小接合焊盘
100
和介电层的顶面高度差，多个焊盘图形
100
的线宽
C
均相等，且相邻焊盘图形
100
的间隔距离
S
均相等
。
[0021]采用统一的焊盘图形
100
的线宽
C
以及相邻焊盘图形
100
的间隔距离
S
，虽然有利于改善键合界面的缝隙问题，但是，这又限制了接合焊盘图形
100
的尺寸和排布方式本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种半导体结构，其特征在于，包括：基底；介电层，位于所述基底上，沿平行于所述介电层表面的方向，所述介电层包括多个子区域；键合互连层，位于所述介电层中，所述键合互连层的顶面被所述介电层背向所述基底的表面暴露，所述键合互连层包括多个接合焊盘，多个所述子区域之间的接合焊盘的密度差异满足：使多个所述子区域中的接合焊盘顶面与介电层顶面均处于同一平面
。2.
如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括堆叠键合的第一晶圆和第二晶圆，所述第一晶圆和第二晶圆均包括所述基底
、
介电层和键合互连层；其中，所述第一晶圆的接合焊盘与所述第二晶圆的接合焊盘相对设置
、
并相键合
。3.
如权利要求1所述的半导体结构，其特征在于，所述接合焊盘具有预设尺寸组，所述预设尺寸组包括所述接合焊盘的线宽和相邻接合焊盘的间隔距离，多个所述子区域之间具有多种不同数值的所述预设尺寸组
。4.
如权利要求1所述的半导体结构，其特征在于，所述多个子区域的排布方式包括：所述多个子区域依次环绕排布
、
所述多个子区域沿特定方向并列排布
、
以及所述多个子区域呈阵列式排布中的一种或多种，其中，所述特定方向为沿平行于所述介电层表面的方向
。5.
如权利要求1所述的半导体结构，其特征在于，所述子区域中的键合互连层由多个周期性重复排布的最小重复单元构成，所述最小重复单元包含一个接合焊盘，且所述最小重复单元的边界由两两相邻的四个接合焊盘的边界限定，所述子区域的接合焊盘的密度等于所述最小重复单元中的接合焊盘的密度
。6.
如权利要求5所述的半导体结构，其特征在于，所述子区域的最小重复单元的数量至少为4个，且呈
2*2
的阵列式排布
。7.
如权利要求5所述的半导体结构，其特征在于，沿平行于所述介电层表面的方向，所述接合焊盘的形状为正方形，各个所述子区域中的所述接合焊盘的密度为
D
＝
C2/P2，其中，
D
为所述子区域中的接合焊盘的密度，
C
为所述子区域中的接合焊盘的线宽；
P
为所述子区域中的相邻所述接合焊盘的节距
。8.
如权利要求1～7中任一项所述的半导体结构，其特征在于，各个所述子区域之间的接合焊盘的密度差值小于
10
％
。9.
如权利要求1～7中任一项所述的半导体结构，其特征在于，沿平行于所述介电层表面的方向，相邻所述子区域的接合焊盘的间隔距离
W
满足
S1<W<S2
，其中，
W
为相邻所述子区域的接合焊盘的间隔距离，
S1
为其中一个子区域内的相邻接合焊盘的间隔距离，
S2
为另一个子区域内的相邻接合焊盘的间隔距离，且
S1
小于
S2。10.
如权利要求1～7中任一项所述的半导体结构，其特征在于，相邻所述子区域的接合焊盘的间隔距离
W
满足
W
＝
(S1+S2)/2
，其中，
W
为相邻所述子区域的接合焊盘的间隔距离，
S1
为其中一个子区域内的相邻接合焊盘的间隔距离，
S2
为另一个子区域内的相邻接合焊盘的间隔距离
。11.
如权利要求1～7中任一项所述的半导体结构，其特征在于，所述接合焊盘的材料包括铜或铝

【专利技术属性】
技术研发人员：唐鹤洹，石强，王志高，高长城，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：