非易失性存储器件制造技术

一种非易失性存储器件，包括：第一芯片，包括第一衬底和电路元件；以及第二芯片，堆叠在所述第一芯片上。所述第二芯片包括：第二衬底，包括第一单元区域和第二单元区域；栅电极，堆叠在所述第二衬底的所述第二单元区域上，其中，所述栅电极位于所述第二衬底与所述第一芯片之间；上绝缘层，被配置为覆盖所述第二衬底；虚设焊盘和输入/输出焊盘，位于所述上绝缘层上；覆盖层，位于所述上绝缘层上以覆盖所述虚设焊盘，其中，所述覆盖层被配置为将所述输入/输出焊盘暴露于外部；以及虚设接触插塞，位于所述第二衬底的一侧，其中，所述虚设接触插塞被配置为穿透所述上绝缘层并电连接所述虚设焊盘和所述电路元件。焊盘和所述电路元件。焊盘和所述电路元件。

【技术实现步骤摘要】
非易失性存储器件
[0001]相关申请的交叉引用
[0002]本申请要求于2022年5月25日在韩国知识产权局提交的韩国专利申请No.10
‑
2022
‑
0064340的优先权，该韩国专利申请的公开内容通过引用整体地并入本文。


[0003]本专利技术构思的一些示例实施例涉及一种半导体器件，尤其涉及具有三维结构的非易失性存储器件。

技术介绍

[0004]存储器件用于存储数据并且被分类为易失性存储器件和非易失性存储器件。作为非易失性存储器件的示例，可以在移动电话、数码相机、移动计算机装置、固定计算机装置和其他装置中使用闪存器件。最近，随着信息和通信装置的多功能化，一直期望或需要大容量且高度集成的存储器件。因此，已经提出了包括垂直地堆叠在衬底上的多条字线的三维(3D)非易失性存储器件。随着3D非易失性存储器件中堆叠在衬底上的字线的数目增加，期望或需要增加外围电路区域中包括的无源元件的容量。

技术实现思路

[0005]专利技术构思的一些示例实施例提供一种用于提供大容量的无源元件同时减少或最小化芯片尺寸的增加的非易失性存储器件。
[0006]根据示例实施例，一种非易失性存储器件包括：第一芯片，所述第一芯片包括第一衬底和电路元件，所述第一衬底包括第一外围电路区域和第二外围电路区域，并且所述电路元件位于所述第一衬底的所述第一外围电路区域上；以及第二芯片，所述第二芯片堆叠在所述第一芯片上。所述第二芯片包括第二衬底，所述第二衬底包括第一单元区域和第二单元区域，所述第一单元区域被配置为与所述第一外围电路区域交叠，并且所述第二单元区域被配置为与所述第二外围电路区域交叠。栅电极堆叠在所述第二衬底的所述第二单元区域上，所述栅电极位于所述第二衬底与所述第一芯片之间，上绝缘层被配置为覆盖所述第二衬底，虚设焊盘和输入/输出焊盘位于所述上绝缘层上，覆盖层位于所述上绝缘层上以覆盖所述虚设焊盘，所述覆盖层被配置为将所述输入/输出焊盘暴露于外部，并且虚设接触插塞位于所述第二衬底的一侧，并且所述虚设接触插塞被配置为穿透所述上绝缘层并电连接所述虚设焊盘和所述电路元件。
[0007]根据示例实施例，一种非易失性存储器件包括：第一芯片，所述第一芯片包括第一衬底、电路元件和第一接合金属，所述第一衬底包括第一外围电路区域和第二外围电路区域，所述电路元件位于所述第一衬底的所述第一外围电路区域上，所述第一接合金属位于所述第一衬底的所述第一外围电路区域上方，并且所述第一接合金属电连接到所述电路元件。所述非易失性存储器件包括：第二芯片，所述第二芯片堆叠在所述第一芯片上，所述第二芯片包括：第二衬底，所述第二衬底包括第一单元区域和第二单元区域，所述第一单元区
域被配置为与所述第一外围电路区域交叠，并且所述第二单元区域被配置为与所述第二外围电路区域交叠；栅电极，所述栅电极堆叠在所述第二衬底的所述第二单元区域上，所述栅电极位于所述第二衬底与所述第一芯片之间；虚设焊盘和输入/输出焊盘，所述虚设焊盘和所述输入/输出焊盘位于所述第二衬底上；覆盖层，所述覆盖层位于所述第二衬底上以覆盖所述虚设焊盘，所述覆盖层被配置为将所述输入/输出焊盘暴露于外部；虚设接触插塞，所述虚设接触插塞被配置为穿透所述第二衬底并电连接所述虚设焊盘和所述电路元件；以及第二接合金属，所述第二接合金属电连接到所述虚设接触插塞，所述第二接合金属被配置为接触所述第一芯片的所述第一接合金属。
附图说明
[0008]通过参考附图详细地描述专利技术构思的示例实施例，专利技术构思的上述及其他示例特征将变得清楚。
[0009]图1是图示了根据专利技术构思的示例实施例的半导体器件的框图。
[0010]图2是更详细地图示了图1的非易失性存储器件的框图。
[0011]图3是图示了包括垂直地堆叠在彼此上的第一芯片和第二芯片的非易失性存储器件的示例实施例的透视图。
[0012]图4是图示了图3的非易失性存储器件的一个示例的平面图。
[0013]图5是沿着图4的线I
‑
I
’
截取的截面图。
[0014]图6和图7是图示了根据专利技术构思的示例实施例的由虚设焊盘DPX和虚设接触插塞DCP形成的垂直电容器结构的示例的视图。
[0015]图8和图9是图示了根据专利技术构思的其他示例实施例的垂直电容器结构的平面图。
[0016]图10和图11是图示了根据专利技术构思的另一示例实施例的垂直电容器结构的视图。
[0017]图12是图示了根据专利技术构思的示例实施例的由虚设焊盘DPX和虚设接触插塞DCP形成的垂直电阻器结构的一个示例的视图。
[0018]图13和图14是图示了根据专利技术构思的示例实施例的由虚设焊盘DPX和虚设接触插塞DCP形成的垂直电阻器结构的示例的视图。
[0019]图15和图16是图示了根据专利技术构思的另一示例实施例的垂直电阻器结构的视图。
[0020]图17和图18是图示了根据专利技术构思的另一示例实施例的垂直电阻器结构的视图。
[0021]图19是图示了根据专利技术构思的另一示例实施例的垂直电阻器结构的截面图。
[0022]图20是图示了根据专利技术构思的另一示例实施例的非易失性存储器件的透视图。
[0023]图21是图示了根据专利技术构思的另一示例实施例的非易失性存储器件的截面图。
[0024]图22是图示了根据专利技术构思的另一示例实施例的非易失性存储器件的截面图。
具体实施方式
[0025]以下，将清楚地且详细地描述专利技术构思的一些示例实施例，使得本领域的技术人员可以实现这些示例实施例。
[0026]图1是图示了根据专利技术构思的示例实施例的半导体器件1的框图。参考图1，半导体器件1可以包括存储器控制器10和非易失性存储器件(NVM)100。
[0027]存储器控制器10可以向非易失性存储器件100发送地址信号ADDR、命令信号CMD和
控制信号CTRL，以在非易失性存储器件100中存储数据DATA或者读取存储在非易失性存储器件100中的数据DATA。响应于从存储器控制器10接收到的信号，非易失性存储器件100可以存储数据DATA，或者可以向存储器控制器10发送所存储的数据DATA。
[0028]非易失性存储器件100可以包括输入/输出焊盘PX，并且存储器控制器10和非易失性存储器件100可以通过输入/输出焊盘PX彼此连接。例如，非易失性存储器件100可以通过输入/输出焊盘PX来从存储器控制器10接收信号ADDR、CMD和CTRL以及数据DATA，并且所接收到的信号ADDR、CMD和CTRL以及所接收到的数据DATA可以被传送到非易失性存储器件100中的外围电路。
[0029]非易失性存储器件100可以包括垂直地堆叠在彼此上的第一芯片和第二芯片。例如，第一芯片可以具有形成在其中的外围电路，而堆叠在第一芯片上的第二芯片可以具有形成在其中的存储单元。
[0030]在示例实施例中，非易失性存储器件100可以本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失性存储器件，所述非易失性存储器件包括：第一芯片，所述第一芯片包括第一衬底和电路元件，所述第一衬底包括第一外围电路区域和第二外围电路区域，并且所述电路元件位于所述第一衬底的所述第一外围电路区域上；以及第二芯片，所述第二芯片堆叠在所述第一芯片上，其中，所述第二芯片包括：第二衬底，所述第二衬底包括第一单元区域和第二单元区域，所述第一单元区域被配置为与所述第一外围电路区域交叠，并且所述第二单元区域被配置为与所述第二外围电路区域交叠；栅电极，所述栅电极堆叠在所述第二衬底的所述第二单元区域上，所述栅电极位于所述第二衬底与所述第一芯片之间；上绝缘层，所述上绝缘层被配置为覆盖所述第二衬底；虚设焊盘和输入/输出焊盘，所述虚设焊盘和所述输入/输出焊盘位于所述上绝缘层上；覆盖层，所述覆盖层位于所述上绝缘层上以覆盖所述虚设焊盘，所述覆盖层被配置为将所述输入/输出焊盘暴露于外部；以及虚设接触插塞，所述虚设接触插塞位于所述第二衬底的一侧，所述虚设接触插塞被配置为穿透所述上绝缘层并电连接所述虚设焊盘和所述电路元件。2.根据权利要求1所述的非易失性存储器件，其中所述虚设焊盘包括在第一水平方向上彼此间隔开的第一虚设焊盘和第二虚设焊盘，所述虚设接触插塞包括分别电连接到所述第一虚设焊盘和所述第二虚设焊盘的第一虚设接触插塞和第二虚设接触插塞，所述第一虚设焊盘和所述第一虚设接触插塞限定第一垂直电容器的第一电极，并且所述第二虚设焊盘和所述第二虚设接触插塞限定所述第一垂直电容器的第二电极。3.根据权利要求2所述的非易失性存储器件，其中所述虚设焊盘还包括在所述第一水平方向上与所述第一虚设焊盘和所述第二虚设焊盘间隔开的第三虚设焊盘，所述虚设接触插塞还包括连接到所述第三虚设焊盘的第三虚设接触插塞，并且所述第二虚设焊盘和所述第二虚设接触插塞限定第二垂直电容器的第一电极，并且所述第三虚设焊盘和所述第三虚设接触插塞限定所述第二垂直电容器的第二电极。4.根据权利要求3所述的非易失性存储器件，其中，所述第一外围电路区域包括：第一有源图案和第二有源图案，所述第一有源图案和所述第二有源图案在所述第一水平方向上彼此间隔开；栅极图案，所述栅极图案位于沟道区域上方，所述栅极图案位于所述第一有源图案与所述第二有源图案之间；第一电容器电极，所述第一电容器电极被配置为与所述第一有源图案接触并接收第一电压；第二电容器电极，所述第二电容器电极被配置为与所述栅极图案接触并接收第二电压，所述第二电压与所述第一电压不同；以及第三电容器电极，所述第三电容器电极被配置为接触所述第二有源图案并接收所述第
一电压，其中，所述第一虚设焊盘和所述第一虚设接触插塞与所述第一电容器电极电连接，其中，所述第二虚设焊盘和所述第二虚设接触插塞与所述第二电容器电极电连接，并且其中，所述第三虚设焊盘和所述第三虚设接触插塞与所述第三电容器电极电连接。5.根据权利要求4所述的非易失性存储器件，其中所述第一芯片还包括彼此间隔开的第一下接合图案、第二下接合图案和第三下接合图案,所述第一下接合图案位于所述第一电容器电极上方并电连接到所述第一电容器电极，所述第二下接合图案位于所述第二电容器电极上方并电连接到所述第二电容器电极，所述第三下接合图案位于所述第三电容器电极上方并电连接到所述第三电容器电极，所述第二芯片还包括连接到所述第一下接合图案的第一上接合图案、连接到所述第二下接合图案的第二上接合图案、以及连接到所述第三下接合图案的第三上接合图案，并且所述第一上接合图案被配置为将所述第一虚设接触插塞电连接到所述第一下接合图案，所述第二上接合图案被配置为将所述第二虚设接触插塞电连接到所述第二下接合图案，并且所述第三上接合图案被配置为将所述第三虚设接触插塞电连接到所述第三下接合图案。6.根据权利要求4所述的非易失性存储器件，其中，所述第一芯片还包括：第一导电线，所述第一导电线位于所述第一电容器电极和所述第三电容器电极上；以及第二导电线，所述第二导电线在所述第一水平方向上与所述第一导电线间隔开，所述第二导电线位于所述第二电容器电极上，其中，所述第一导电线被配置为接收所述第一电压，而所述第二导电线被配置为接收所述第二电压。7.根据权利要求4所述的非易失性存储器件，其中，所述第一芯片还包括：第一接合图案，所述第一接合图案位于所述第一电容器电极和所述第三电容器电极上方；以及第二接合图案，所述第二接合图案在所述第一水平方向上与所述第一接合图案间隔开，所述第二接合图案位于所述第二电容器电极上方，其中，所述第一接合图案被配置为接收所述第一电压，而所述第二接合图案被配置为接收所述第二电压。8.根据权利要求1所述的非易失性存储器件，其中所述虚设焊盘包括在第一水平方向上彼此间隔开的第一虚设焊盘和第二虚设焊盘，所述虚设接触插塞包括在第二水平方向上彼此间隔开的第一虚设接触插塞和第二虚设接触插塞，所述第二水平方向与所述第一水平方向不同，所述第一虚设接触插塞和所述第二虚设接触插塞电连接到所述第一虚设焊盘，并且所述虚设接触插塞包括电连接到所述第二虚设焊盘的第三虚设接触插塞。9.根据权利要求8所述的非易失性存储器件，其中，所述虚设接触插塞还包括在所述第
二水平方向上与所述第三虚设接触插塞间隔开的第四虚设接触插塞，并且所述第四虚设接触插塞电连接到所述第二虚设焊盘。10.根据权利要求1所述的非易失性存储器件，其中所述虚设焊盘包括在第一水平方向上彼此间隔开的第一虚设焊盘和第二虚设焊盘，所述虚设接触插塞包括电连接到所述第一虚设焊盘的第一虚设接触插塞和第二虚设接触插塞，所述虚设接触插塞包括电连接到所述第二虚设焊盘的第三虚设接触插塞和第四虚设接触插塞，并且所述第二虚设接触插塞和所述第三虚设接触插塞通过所述第二芯片的顶部处的接合金属图案彼此电连接。11.根据权利要求10所述的非易失性存储器件，其中所述第一虚设接触插塞和所述第二虚设接触插塞在与所述第一水平方向垂直的第二水平方向上彼此间隔开，所述第三虚设接触插塞和所述第四虚设接触插塞在所述第二水平方向上彼此...

【专利技术属性】
技术研发人员：金昌勋，孙在翼，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：