半导体装置制造方法及图纸

一种半导体装置，此处所述的一些实施方式提供纳米结构晶体管，其包括内侧间隔物位于栅极结构与源极/漏极区之间。在制作纳米结构晶体管时形成于牺牲纳米片的末端区的空洞中的内侧间隔物，包括面向源极/漏极区的凹入区。形成技术包括形成牺牲纳米片与内侧间隔物以包含特定的几何及/或尺寸特性，以减少内侧间隔物及/或栅极结构中的缺陷及/或孔洞。物及/或栅极结构中的缺陷及/或孔洞。物及/或栅极结构中的缺陷及/或孔洞。

【技术实现步骤摘要】
半导体装置


[0001]本技术实施例涉及半导体装置，尤其涉及栅极结构与源极/漏极区之间的内侧间隔物的相关几何及/或尺寸特性。

技术介绍

[0002]随着半导体装置制造方法进展且技术工艺节点尺寸缩小，短通道效应如热载子劣化、势垒降低、量子限制、与其他效应可能影响晶体管。此外，随着晶体管栅极尺寸缩小以用于更小的技术节点，源极/漏极电子穿隧增加而增加晶体管的关闭电流(当晶体管设置为关闭时，穿过晶体管通道的电流)。硅与硅锗的纳米结构晶体管(如纳米线、纳米片、与全绕式栅极装置)可能克服较小技术节点的短通道效应。纳米结构晶体管与其他种类的晶体管相较，可有效减少短通道效应并增进载子迁移率。

技术实现思路

[0003]本技术的目的在于提出一种半导体装置，以解决上述至少一个问题。
[0004]此处所述的一些实施方式提供半导体装置。半导体装置其特征在于包括多个通道层，位于半导体基板上，其中通道层的配置方向垂直于半导体基板，以及其中通道层的多个末端区的多个表面面向与通道层相邻的源极/漏极区。半导体装置包括栅极结构，包覆每一通道层。半导体装置包括多个内侧间隔物，沿着与源极/漏极区相邻的栅极结构的一侧，其中内侧间隔物与通道层的末端区交错，其中内侧间隔物包括多个凹入形状区，以及其中凹入形状区面向源极/漏极区。
[0005]根据本技术其中的一个实施方式，多个所述凹入形状区包括多个凹入表面，其曲率为近似0.1nm
‑1至近似0.4nm
‑1。
[0006]根据本技术其中的一个实施方式，多个所述凹入表面包括的深度为近似3nm至近似10nm。
[0007]根据本技术其中的一个实施方式，该源极/漏极区包括的多个凸出形状部分延伸至该凹入形状区中。
[0008]根据本技术其中的一个实施方式，多个所述内侧间隔物包括：面向该栅极结构的多个部分的多个凸出表面，其中多个所述凸出表面自多个所述通道层的多个所述末端区延伸的深度为近似8nm至近似20nm。
[0009]此处所述的一些实施方式提供半导体装置。半导体装置其特征在于包括多个通道层，位于半导体基板上，其中通道层的配置方向垂直于半导体基板。半导体装置包括栅极结构包覆每一通道层。半导体装置包括多个内侧间隔物，位于栅极结构的末端，其中内侧间隔物的配置方向垂直于半导体基板，其中内侧间隔物包括多个第一侧，以及其中第一侧包括第一凹入曲率。半导体装置包括混合鳍状结构，与内侧间隔物相邻，其中混合鳍状结构包括第二侧，其中第二侧面向内侧间隔物的第一侧，以及其中第二侧包括第二凹入曲率。
[0010]根据本技术其中的一个实施方式，该第一凹入曲率为近似0.1nm
‑1至近似
0.3nm
‑1。
[0011]根据本技术其中的一个实施方式，该第一凹入曲率为近似0.1nm
‑1至近似0.5nm
‑1。
[0012]根据本技术其中的一个实施方式，该第二凹入曲率为近似0.1nm
‑1至近似0.4nm
‑1。
[0013]根据本技术其中的一个实施方式，该第二凹入曲率为近似0.1nm
‑1至近似0.5nm
‑1。
附图说明
[0014]图1为一些实施例，可实施此处所述的系统及/或方法于其中的环境的附图。
[0015]图2为一些实施例，此处所述的半导体装置的附图。
[0016]图3A
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1、图3A
‑
2、图3B
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1、及图3B
‑
2为一些实施例，实施此处所述的鳍状物形成工艺的附图。
[0017]图4A
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1、图4A
‑
2、图4B
‑
1、及图4B
‑
2为一些实施例，实施此处所述的浅沟槽隔离工艺的附图。
[0018]图5A
‑
1、图5A
‑
2、图5B
‑
1、图5B
‑
2、图5C
‑
1、及图5C
‑
2为一些实施例，实施此处所述的覆层侧壁形成工艺的附图。
[0019]图6A
‑
1、图6A
‑
2、图6B
‑
1、图6B
‑
2、图6C
‑
1、及图6C
‑
2为一些实施例，实施此处所述的混合鳍状结构形成工艺的附图。
[0020]图7A、图7B
‑
1、7B
‑
2、及7B
‑
3为一些实施例，实施此处所述的虚置栅极结构形成工艺的附图。
[0021]图8A
‑
1、图8A
‑
2、图8A
‑
3、图8B
‑
1、图8B
‑
2、图8B
‑
3、图8C、图8D、图8E
‑
1、8E
‑
2、图8E
‑
3、图8F、图8G、图8H
‑
1、图8H
‑
2、图8H
‑
3、图8I、图8J、图8K、及图8L为一些实施例，实施此处所述的源极/漏极凹陷形成工艺与内侧间隔物形成工艺的附图。
[0022]图9
‑
1、图9
‑
2、及图9
‑
3为一些实施例，实施此处所述的源极/漏极区形成工艺的附图。
[0023]图10A
‑
1、图10A
‑
2、图10A
‑
3、图10B
‑
1、图10B
‑
2、图10B
‑
3、图10C
‑
1、图10C
‑
2、图10C
‑
3、图10D
‑
1、图10D
‑
2、图10D
‑
3、及图10E为一些实施例，实施此处所述的置换栅极工艺的附图。
[0024]图11为一些实施例，此处所述的一或多个装置的构件的附图。
[0025]图12为一些实施例，形成此处所述的半导体装置的相关工艺的流程图。
[0026]附图标记如下：
[0027]A
‑
A,B
‑
B,C
‑
C:剖面
[0028]D1,D2,D3,D12,D14,D26,D27,D32,D34,D35,D40:宽度
[0029]D4,D5,D6,D22,D25,D39:深度
[0030]D7,D8:空间
[0031]D9,D23,D24:曲率
[0032]D10,D11,D15,D16,D17:角度
[0033]D13,D28,D31:距离
[0034]D18,本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其特征在于，包括：多个通道层，位于一半导体基板上，其中多个所述通道层的配置方向垂直于该半导体基板，以及其中多个所述通道层的多个末端区的多个表面面向与多个所述通道层相邻的一源极/漏极区；一栅极结构，包覆每一多个所述通道层；以及多个内侧间隔物，沿着与该源极/漏极区相邻的该栅极结构的一侧，其中多个所述内侧间隔物与多个所述通道层的多个所述末端区交错，其中多个所述内侧间隔物包括多个凹入形状区，以及其中多个所述凹入形状区面向该源极/漏极区。2.如权利要求1所述的半导体装置，其特征在于，多个所述凹入形状区包括多个凹入表面，其曲率为0.1nm
‑1至0.4nm
‑1。3.如权利要求2所述的半导体装置，其特征在于，多个所述凹入表面包括的深度为3nm至10nm。4.如权利要求1或2所述的半导体装置，其特征在于，该源极/漏极区包括的多个凸出形状部分延伸至该凹入形状区中。5.如权利要求1或2所述的半导体装置，其特征在于，多个所述内侧间隔物包括：面向该栅极结构的多个部分的多个凸出表面，其中多个所述凸出表面自多个所述通道层的多个所述末端区延伸的深度为8nm至20nm。...

【专利技术属性】
技术研发人员：张正伟，沙哈吉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：新型
国别省市：